CN107895087B - 可编程逻辑电路模块级仿真配码自动生成的方法及系统 - Google Patents

Abstract

本公开提供了一种可编程逻辑电路模块级仿真验证配码自动生成的方法，包括：对FPGA的底层电路结构进行解析，分别建立底层电路的配置寻址模型，并结合FPGA的各层次、各模块之间的信号连接关系和SRAM配置位信息，建立起各相应模块级配码模型；通过指定的需要进行仿真配码的路径，确定子模块级电路的输入端口和输出端口；通过确定的输入和输出端口，定位确定所需配通的路径，再根据模块级配码模型，找到所需配通的SRAM位，并通过约定好的输出格式输出SRAM配置码流。本公开能有效提高FPGA芯片本身仿真验证工作效率，可扩展性强，排错简易，能明显减小FPGA芯片本身的设计验证时间周期。

Description

可编程逻辑电路模块级仿真配码自动生成的方法及系统

技术领域

本公开属于可编程逻辑电路仿真验证领域，具体涉及一种自动化的，可扩展的模块级仿真验证配码生成方法及系统。

背景技术

随着集成电路技术的发展，现场可编程门阵列(FPGA)的出现，为用户提供了系统可编程或可重配置的能力，用户可通过改变配置信息的方式实现所需逻辑功能，而不必依赖由芯片制造商设计和制造的专用芯片。FPGA为许多复杂的信号处理和数据加工电路和系统实现提供了新的设计思路和验证方法，同时使得设计周期显著缩短，减少设计费用，降低设计风险，使新一代大规模集成电路具有更高的灵活性和更强的适应性。因此，FPGA自诞生二十多年来，已从电子设计的外围器件逐渐演变为数字系统的核心，在互联网、通信、图像处理、汽车电子、航空航天和现代军事装备等诸多领域都得到了广泛的应用。

目前FPGA基本上包括了基于反熔丝结构的FPGA，基于Flash/EEPROM结构的FPGA，以及基于SRAM可编程结构的FPGA等类型，其中基于SRAM型的FPGA由于采用标准CMOS工艺，且具有可重复编程能力，从而成为了应用最为广泛的主流FPGA。FPGA的可编程能力是通过其配置位实现对电路的不同配置和控制得以实现的，其底层由大量的传输门、缓冲器、多路选择器等基本模块构成。随着可编程技术的发展，FPGA的规模不断增大，也集成了大量各种各样不同功能IP模块，如可编程存储器、DSP、微处理器、高速收发器等。主流基于SRAM型的FPGA的基本结构如图1所示，包含可编程逻辑块111、可编程存储器112、可编程乘法器113、可编程处理器114、各相应的配置模块120～124等模块。

传统的FPGA芯片本身的验证方式通常通过遍历性配码的方式，芯片通常都需要在流片前进行完备验证，即需要选择所有可能性的通路都进行仿真。而由于仿真工具所能支持的电路规模有限，每次只能进行有限数量的向量仿真，而选定通路后，需要人工对通路所对应的SRAM位进行配码选通该通路。每个输入通路所对应的SRAM位组合均不同，而且均为各种数字组合，很容易出错。FPGA芯片的传统验证工作流程如图2所示，包括选定待验证的设计芯片；将FPGA中划分成各个典型功能模块，并独立取出，作为仿真验证对象；将该模块分解成各个基本单元模块；针对各个基木单元模块，分别人工选择可选通路，根据所选通的通路，对所对应的配置SRAM进行配置；给不同的端口加不同的激励进行仿真；观测输出波形信号，并进行测量；验证设计电路功能是否正确，性能是否能满足设计需求，如果不满足，返回芯片电路设计步骤，修改设计电路及参数，如果满足，则设计完成。

由于仿真工具能支持的电路规模有限，FPGA各模块本身可选通路数目繁多，而且一次能进行的仿真向量数目有限，对芯片进行模块级完备仿真时，需要通过多次仿真才能完成。随着FPGA的容量和复杂度的增大，即FPGA的组成模块的大小和种类不断增加，其仿真向量量级更是日趋庞大，使得FPGA本身的验证工作量变得越来越繁琐，需进行的仿真项向量越来越庞大，仿真验证时间长。特别是人工选择通路，进行人工配码，在繁杂的配置向量中，准确找到配通路径所需配置的相应SRAM值，很容易出错，也使得一款FPGA产品的开发周期变长。同时通过人工进行配码完成对各功能模块的功能及性能验证机械繁琐，工作量繁杂，物理意义不明显，易出错，且不易排查，效率低下，同时占用了大量的计算资源和人力成本。

公开内容

(一)要解决的技术问题

本公开提供了一种可编程逻辑电路模块级仿真验证配码自动生成方法及系统，以至少部分解决以上所提出的技术问题。

(二)技术方案

根据本公开的一个方面，提供了一种可编程逻辑电路模块级仿真验证配码自动生成的方法，包括：步骤S1：对FPGA的底层电路结构进行解析，分别建立底层电路的配置寻址模型，并结合FPGA的各层次、各模块之间的信号连接关系和SRAM配置位信息，建立起各相应模块级配码模型；步骤S2：通过指定的需要进行仿真配码的路径，确定子模块级电路的输入端口和输出端口；步骤S3：通过步骤S2中确定的输入和输出端口，定位确定所需配通的路径，再根据步骤S1中的模块级配码模型，找到所需配通的SRAM位，并通过约定好的输出格式输出SRAM配置码流。

在本公开一些实施例中，所述步骤S1之前还包括：步骤S0：通过规范的电路原理图设计，提取电路网表，并从电路网表中提取出FPGA的底层电路结构及各层次、各模块之间的信号连接关系和SRAM配置位信息。

在本公开一些实施例中，所述可编程逻辑电路中包括可编程基本单元及开关盒、连接盒、以及多路选择模块中的至少一个。

在本公开一些实施例中，所述步骤S0中提取的所述电路网表的格式是与步骤S1中建立的模块级配码模型共同约定好的固定格式。

在本公开一些实施例中，所述步骤S2中通过将FPGA模块级电路分解成子模块的描述，实现对指定好的输入端口和输出端口的描述，若子模块下面层次仍包含下一级子模块，则按照由高一级向低一级的顺序往下逐级排列，直到基本单元层次，给出表示输入信号以及输出信号的信息。

在本公开一些实施例中，所述步骤S2中，在一个配码文件中写入多个设备组，以实现一次配通多条路径，所述配码文件是由SRAM配置位信息数据构成的文件。

在本公开一些实施例中，步骤S3中，最终生成用于仿真的包含可编程逻辑配码信息的文件为SRAM配置码流输出，所述输出格式表示出SRAM在任意模块逻辑位置以及物理位置的配值。

在本公开一些实施例中，所述SRAM的配置码流按不同子模块的顺序依次排列给出，各底层模块的顺序设定为和原理图中的逻辑顺序，或者以及在整个可编程逻辑器件中的物理位置。

在本公开一些实施例中，步骤S3中所述约定好的输出格式为将需要配成高电平或低电平部分的SRAM配置位输出，或将子模块所有SRAM配置位输出。

根据本公开的另一个方面，提供了一种可编程逻辑电路模块级仿真验证配码自动生成系统，包括：界面模块，用于给仿真测试用户提供一个友好接口，验证人员通过在界面中选择需要的输入信息文件，便可在指定目录下生成相应的用来仿真测试的配码文件；结构体创建模块，用于建立“数据容器”，根据界面模块输出的生成配码指令，按照芯片的结构将每一个模块建立成结构体，并将输入输出端口信息以及SRAM单元的编号信息作为结构体中的参数；信息写入模块，用于将把配码文件所包含的输入输出信息提取到结构体创建模块相应的数据结构中，界面模块为信息写入模块提供用户输入接口界面；信息输出模块，负责从结构体创建模块的数据结构中抽取相应信息，按照验证人员需求的格式进行文件形式输出，其中，最终生成用于仿真的包含可编程逻辑配码信息的文件为SRAM配置码流输出。

(三)有益效果

从上述技术方案可以看出，本公开可编程逻辑电路模块级仿真验证配码自动生成方法及系统至少具有以下有益效果其中之一：

(1)通过将芯片划分成各典型功能模块，从功能模块电路提取网表，从网表中获得建模所需信息，建立配码模型的方式，验证人员只需提供需要配通的路径的输入和输出端口，即可通过该仿真验证配码自动生成方法及系统生成能用于各模块完备仿真所需大量待测向量的SRAM配码信息；

(2)由于自动产生FPGA芯片本身仿真验证向量信息，因此操作简单，速度快捷，并具有可批量处理的特点，能同时产生大量待测向量的配码，并且可以指定输出格式类型，直接用于仿真，嵌入仿真验证人员所写的测试代码中，该方法的输出格式可指定，使得仿真验证排查错误直观容易；

(3)由于方法流程本身的可适应性，使得该方式可扩展性强，能够随时快速提取出不同芯片的电路网表，并建立起用于产生配码的模型。

附图说明

图1为基于SRAM型的FPGA的基本结构示意图。

图2为FPGA芯片的传统验证工作流程。

图3为本公开实施例可编程逻辑模块的结构示意图。

图4为本公开实施例可编程存储器的结构示意图。

图5为本公开实施例可编程逻辑电路模块级仿真验证配码自动生成方法的流程图。

图6为本公开实施例可编程逻辑电路模块级仿真验证配码自动生成系统的流程图。

具体实施方式

本公开针对传统的人工配码仿真验证方式待测向量庞大，工作繁琐，重复性强，易出错，排查错误过程复杂，可复用性差，效率低下，耗费了大量的人力、时间和机器资源的问题，提供了一种可编程逻辑电路模块级仿真验证配码自动生成方法及系统，能有效提高FPGA芯片本身仿真验证工作效率，可扩展性强，可由不同验证目的和人员指定适应其验证输出格式，操作简单明了，排错简易，能明显减小FPGA芯片本身的设计验证时间周期。

对基于SRAM的FPGA的结构进行分析可知，其主流的结构都是由几类大量的相同可编程模块组成，完成这些不同模块的模块级仿真验证，是FPGA芯片整体仿真验证工作的最主要组成部分，并且这些组成子模块的结构重复性高，构成子模块的基本单元结构也较为单一。以可编程逻辑资源为例，如图3，一般的可编程逻辑模块300由开关盒301、连接盒302、多路选择模块303，可编程逻辑单元簇304组成。而类似的，可编程存储器400则由结构相似的开关盒401、连接盒402、多路选择模块403、可编程存储块404组成。同样，可编程乘法器由开关盒、连接盒、多路选择模块、可编程乘法块组成。

以此类推，主流FPGA中的主要的可编程资源都由相似的模块组成，虽然不同类型的可编程模块的可编程基本单元不同，其开关盒、连接盒、以及多路选择模块这些子模块虽然也由不同的具体电路实现，输入端个数不尽相同，但是其在同一芯片中所采用的基本结构较为类似。

因此，本公开在此基础上提出一种可编程逻辑电路模块级仿真验证配码自动生成方法，该方法通过从电路网表中提取出所需电路连接关系信息和SRAM配置对应信息，建立配码模型，由验证人员通过指定模块级电路的输入和输出端，可按照适合验证人员使用的格式，自动生成可所需的配置SRAM码流，供验证人员直接进行仿真验证，操作简单明了，速度快，准确性高，便利而且方便排查错误，可以大大提高FPGA芯片电路的仿真验证效率。

为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。

本公开某些实施例于后方将参照所附附图做更全面性地描述，其中一些但并非全部的实施例将被示出。实际上，本公开的各种实施例可以许多不同形式实现，而不应被解释为限于此数所阐述的实施例；相对地，提供这些实施例使得本公开满足适用的法律要求。

在本公开的第一个示例性实施例中，提供了一种可编程逻辑电路模块级仿真验证配码自动生成方法。图5为本公开第一实施例可编程逻辑电路模块级仿真验证配码自动生成方法的流程图。如图5所示，本公开可编程逻辑电路模块级仿真验证配码自动生成方法包括：

该方法的工作流程如图5所示：

步骤S0：通过规范原理电路图设计，可以从电路图中直接提取电路网表，并从电路网表中提取出FPGA的底层电路结构及各层次各模块之间的信号连接关系和SRAM配置位信息。

步骤S1：对底层电路结构的解析，分别建立底层电路的配置寻址模型，结合各层次各模块之间的信号连接关系和SRAM配置位信息，建立起各相应模块级配码模型。

步骤S2：按照设定好的格式约定，通过指定需要进行仿真配码的路径，确定子模块级电路的输入端口和输出端口。

步骤S3：通过步骤S2中确定的输入和输出端口，定位确定所需配通的路径，根据步骤S1中的模块级配码模型，找到所需配通的SRAM位，并通过约定好的格式输出。

其中，步骤S0所提取的网表格式可以是与步骤S1建立配码模型共同约定好的固定格式，例如SPCIE格式，从电路网表中提取出底层电路连接关系，并依此建立底层配码模型，同时提取出来各层次电路连接关系和SRAM位的排布关系，输入给步骤S1作为配码模型建立的依据。

上述步骤中，所述步骤S1与步骤S2的顺序可以互换，步骤S2中约定好的输入端口和输出端口的描述，可通过将模块级电路分解成子模块描述实现，子模块下面层次如果仍包含子模块，则按照Level[0]，Level[1]...的顺序往下逐级排列，一直到基本单元层次(如多路选择器MUX层次)上，给出两行信息，即输入信号(in)以及输出信号(out)。

以可编程逻辑模块(BLK)为例，包括多个设备组，可分成：开关盒(SwitchBox)，连接盒(ConnectionBox)等，其中开关盒示例如下：

Device：SwitchBox；

Level[0]：BLK_SwitchBox_In：ei[0]；

Level[0]：BLK_SwitchBox_Out：so[0]；

EndDevice

示例中所用到的模块关键字为：BLK_SwitchBox(_in/_out表示输入还是输出)，冒号后面为输入/输出的信号名称。

本公开步骤S2中可以在一个文件中写入多个设备组(例如Device组开关盒、连接盒等)，便可以实现一次配通多条路径的目的。此路径个数不受限制。

步骤S3中，SRAM配置码流输出部分，是程序最终生成的包含可编程逻辑配码信息的用于仿真的文件，如(verilog行语法)格式。

SRAM的配码可以按不同子模块的多路选择器MUX依次排列给出。各底层模块如多路选择器MUX的顺序可以设定为和原理图中的逻辑顺序，或者以及在整个可编程逻辑器件中的物理位置，以便进行分模块配码处理和组合，以及方便错误排查。

同时，可以选择仅将需要配成高电平或低电平部分的SRAM配置位输出，也可选择将子模块所有SRAM配置位输出。

分别示例如下：

示例一：(逻辑位置，仅输出需要配置成高电平的SRAM配置位)

Device：Switchbox

{tsram1[12]，tsram1[20]，tsram1[13]，tsram1[14]，tsram1[15]，tsram1[16]，tsram1[17]，tsram1[18]，tsram1[19]，tsram1[21]}＝10′b1111111111；

{tsram1[11]，tsram1[3]，tsram1[10]，tsram1[9]，tsram1[8]，tsram1[7]，tsram1[6]，tsram1[5]，tsram1[4]，tsram1[2]}＝10′b1111111111；

......

示例二：(物理位置，子模块所有SRAM配置位均输出)

tsram0[87：0]＝88′b00_0000000000_0000000000_00000_0000000......0000_00000；

tsram1[87：0]＝88′b00_0000000000_0000000000_00000_0000000......0000_00000；

......

由以上输出示例可以清楚的看出SRAM在任意模块逻辑位置以及物理位置的配值。这样，可编程逻辑电路本身自己的仿真验证效率可以成倍提升，并且降低出错风险。

此外，本公开中步骤S0中，可以直接由电路设计人员直接提供准确的底层模型和连接关系模型，以及SRAM配置位信息。

步骤S0提取出的电路网表格式可以是不同的数据格式，只需要和步骤S1建模约定好格式，能够识别并提取所需的信息即可。

本公开中提到的实现方式并不仅限于实施例中子模块层次为多路选择器(MUX)层级，可以简单换成不同层级实现。

本公开提出的输入输出方式并不仅限于所列举的格式，可以定义输入输出为任何格式，如VHDL，System verilog等等不同的语法格式。

输出的格式也并不仅限于按行或者按模块输出，可以通过适用于仿真验证的实际需求格式输出，以提升仿真效率。

至此，本公开第一实施例可编程逻辑电路模块级仿真验证配码自动生成方法介绍完毕。

在本公开的第二个示例性实施例中，提供了一种可编程逻辑电路模块级仿真验证配码自动生成系统，图6为可编程逻辑电路模块级仿真验证配码自动生成系统的结构示意图，如图6所示，整个系统在实现方面包含四个部分，界面模块，结构体创建模块，信息写入模块，以及信息输出模块。

界面模块是提供给仿真测试用户的一个友好接口，验证人员只需要在界面中选择需要的输入信息文件，通过按钮，一键便可在指定目录下生成相应的用来仿真测试的配码文件。

结构体创建模块是建立“数据容器”的过程，根据信息写入模块输出的生成配码指令，按照芯片的结构将每一个模块建立成结构体，并将输入输出端口信息以及SRAM单元的编号信息作为结构体中的参数以便查找。

信息写入模块将把配码文件所包含的输入输出信息提取到相应的数据结构中，界面模块为信息写入模块提供用户输入接口界面。

信息输出模块则负责从数据结构中抽取相应信息，按照验证人员需求的格式进行文件形式输出，并同时通过界面模块输出配码文件生成信号告之用户。其中，SRAM配置码流输出部分，是程序最终生成的用于仿真的包含可编程逻辑配码信息的文件，如(verilog行语法)格式。

为了达到简要说明的目的，上述实施例1中任何可作相同应用的技术特征叙述皆并于此，无需再重复相同叙述。

至此，本公开第二实施例可编程逻辑电路模块级仿真验证配码自动生成系统介绍完毕。

至此，已经结合附图对本公开实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。

再者，单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。

此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。

在此提供的算法和显示不与任何特定计算机、虚拟系统或者其它设备固有相关。各种通用系统也可以与基于在此的示教一起使用。根据上面的描述，构造这类系统所要求的结构是显而易见的。此外，本公开也不针对任何特定编程语言。应当明白，可以利用各种编程语言实现在此描述的本公开的内容，并且上面对特定语言所做的描述是为了披露本公开的最佳实施方式。

本公开可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。本公开的各个部件实施例可以以硬件实现，或者以在一个或者多个处理器上运行的软件模块实现，或者以它们的组合实现。本领域的技术人员应当理解，可以在实践中使用微处理器或者数字信号处理器(DSP)来实现根据本公开实施例的相关设备中的一些或者全部部件的一些或者全部功能。本公开还可以实现为用于执行这里所描述的方法的一部分或者全部的设备或者装置程序(例如，计算机程序和计算机程序产品)。这样的实现本公开的程序可以存储在计算机可读介质上，或者可以具有一个或者多个信号的形式。这样的信号可以从因特网网站上下载得到，或者在载体信号上提供，或者以任何其他形式提供。

本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。并且，在列举了若于装置的单元权利要求中，这些装置中的若于个可以是通过同一个硬件项来具体体现。

类似地，应当理解，为了精简本公开并帮助理解各个公开方面中的一个或多个，在上面对本公开的示例性实施例的描述中，本公开的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本公开要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，公开方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本公开的单独实施例。

以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种可编程逻辑电路模块级仿真验证配码自动生成的方法，包括：

步骤S1：对FPGA的底层电路结构进行解析，分别建立底层电路的配置寻址模型，并结合FPGA的各层次、各模块之间的信号连接关系和SRAM配置位信息，建立起各相应模块级配码模型；

步骤S2：通过指定的需要进行仿真配码的路径，确定子模块级电路的输入端口和输出端口；

步骤S3：通过步骤S2中确定的输入和输出端口，定位确定所需配通的路径，再根据步骤S1中的模块级配码模型，找到所需配通的SRAM位，并通过约定好的输出格式输出SRAM配置码流。

2.根据权利要求1所述的方法，所述步骤S1之前还包括：

步骤S0：通过规范的电路原理图设计，提取电路网表，并从电路网表中提取出FPGA的底层电路结构及各层次、各模块之间的信号连接关系和SRAM配置位信息。

3.根据权利要求1所述的方法，所述可编程逻辑电路中包括可编程基本单元及开关盒、连接盒、以及多路选择模块中的至少一个。

4.根据权利要求2所述的方法，所述步骤S0中提取的所述电路网表的格式是与步骤S1中建立的模块级配码模型共同约定好的固定格式。

5.根据权利要求1所述的方法，所述步骤S2中通过将FPGA模块级电路分解成子模块的描述，实现对指定好的输入端口和输出端口的描述，若子模块下面层次仍包含下一级子模块，则按照由高一级向低一级的顺序往下逐级排列，直到基本单元层次，给出表示输入信号以及输出信号的信息。

6.根据权利要求1所述的方法，所述步骤S2包括，在一个配码文件中写入多个设备组，以实现一次配通多条路径，所述配码文件是由SRAM配置位信息数据构成的文件。

7.根据权利要求1所述的方法，步骤S3中，最终生成用于仿真的包含可编程逻辑配码信息的文件为SRAM配置码流输出，所述输出格式表示出SRAM在任意模块逻辑位置以及物理位置的配值。

8.根据权利要求7所述的方法，所述SRAM的配置码流按不同子模块的顺序依次排列给出，各底层模块的顺序设定为和原理图中的逻辑顺序，或者以及在整个可编程逻辑器件中的物理位置。

9.根据权利要求8所述的方法，步骤S3中所述约定好的输出格式为将需要配成高电平或低电平部分的SRAM配置位输出，或将子模块所有SRAM配置位输出。

10.一种可编程逻辑电路模块级仿真验证配码自动生成系统，采用如权利要求1-9中任一项所述的方法，包括：

界面模块，用于给仿真测试用户提供一个友好接口，验证人员通过在界面中选择需要的输入信息文件，在指定目录下生成相应的用来仿真测试的配码文件；

结构体创建模块，用于建立“数据容器”，根据界面模块输出的生成配码指令，按照芯片的结构将每一个模块建立成结构体，并将输入输出端口信息以及SRAM单元的编号信息作为结构体中的参数；

信息写入模块，用于将把配码文件所包含的输入输出信息提取到结构体创建模块相应的数据结构中，界面模块为信息写入模块提供用户输入接口界面；

信息输出模块，负责从结构体创建模块的数据结构中抽取相应信息，按照验证人员需求的格式进行文件形式输出，其中，最终生成用于仿真的包含可编程逻辑配码信息的文件为SRAM配置码流输出。

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