CN107861709B - 适应前端高速处理的累加器和功率谱累加器及其累加方法 - Google Patents

Abstract

本发明公开了适应前端高速处理的累加器，累加器模块：累加器模块有输入端口A、输入端口B和输出端口，输入端口A直接与前端数据处理器件的输出接口连接并按帧数顺序获得前端数据处理器件实时更新的每一帧的原始数据，输入端口B直接与帧数判断模块的输出端口连接并获得帧数判断模块实时更新的输出数据B，累加器模块对原始数据与输出数据B进行累加计算并输出累加结果；帧数判断模块：当前端数据处理器件的输出结果信号A的帧数为X时，X大于1的正整数，帧数判断模块用于调用先进先出缓存模块中，帧数为X‑1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B。

Description

适应前端高速处理的累加器和功率谱累加器及其累加方法

技术领域

本发明涉及数据处理领域，特别涉及一种适应前端高速处理的累加器和功率谱累加器及其累加方法。

背景技术

传统的累加计算一般在嵌入式处理器(DSP、ARM、POWERPC等)中完成，方法如下：处理器首先从板载内存(或处理器自身存储器)读取数据，然后将数据拆分成若干数据包并将进行累加操作，累加完成后，再求取平均值。上述现有技术的数据处理流程大致为：前端信号处理设备将数据整体获取后分为多个数据包，并按数据包的顺序缓存在一个板载内存中，在执行累加时，先处理一个数据包内的数据进行累加，累加完成后再获得下一个数据包的累加处理，直到所有数据都完成累加，一般一个数据包内包含多帧数据，即将多帧数据划为一组，进行统一调用。例如专利公开号为CN102033732A的技术方案，其结构中包括一个浮点加法器单元、N个中间结果缓冲器单元、输入控制单元、输出控制单元，其中输入控制单元，用于接收原始数据和各级浮点累加运算的中间结果数据，其数据在输入时，原始浮点数据以M＝2N+1个数据为一组被累加，即前端信号处理设备获得数据被切分成多组，但一组数据被累加时，该组内的M个数据同时输入到输入控制单元，以8个数据为例，其在第一个时隙内将第1个数据和第2个数据相加、第3个数据和第4个数据相加、第5个数据和第6个数据相加、第7个数据和第8个数据相加，相加结果储存在第一个缓存中，在输入控制单元中调用第一个缓存的内容后再次进行相加，即在第2个时隙内将第1个数据和第2个数据的相加结果与第3个数据和第4个数据的相加结果再次相加，第5个数据和第6个数据的相加结果与第7个数据和第8个数据的相加结果再次相加，相加的结果储存到第2个缓存中，同样的，在输入控制单元中调用第二个缓存的内容后再次进行相加，最终输出相加结果。

上述举例专利中同样存在输入控制单元实际是一个缓存设备，需要同时储存多组M个数据以及各级浮点累加运算的中间结果数据，而随着高速数据采集系统的快速发展，前端信号速率越高，也就是说，若后端的加法器的运算速度跟不上采集系统的采集数据量，则会造成类似堵车的效果，即像上述现有技术那样的缓存设备(输出控制单元)中的数据越来越多，为了解决这个问题，需要对处理器处理速度要求也越高，因此CN102033732A的技术方案采用的FPGA这样的高速处理器，在保证处理速度高速的情况下才能避免中间缓存设备(输出控制单元)中的数据越来越多，还有一种方法是加大缓存设备(输出控制单元)的容量，因此同时对板载内存(或处理器自身存储器)的容量的要求也会相应提高。

总结上述现有技术来说，现有技术都是依赖于先储存后调用相加的设计思想，但这种方法必须依赖器件高速处理的能力、和大容量的缓存设计，而对于先进的处理器而言，其技术核心对我国处于技术封锁的状态，我国的工程人员在面临前端高速采样技术时，难以突破国外高速处理器件封锁问题，难以找到合适高速处理器和大容量缓存器件。

发明内容

本发明的目的在于提供适应前端高速处理的累加器和功率谱累加器及其累加方法及其通道切换方法，采用采用切换开关复用的继电器，实现了绝缘和导通电阻能在同一个测量系统中进行测量。

本发明通过下述技术方案实现：

适应前端高速处理的累加器，至少包括以下部分：

累加器模块：累加器模块有输入端口A、输入端口B和输出端口，输入端口A直接与前端数据处理器件的输出接口连接并按帧数顺序获得前端数据处理器件实时更新的每一帧的原始数据，输入端口B直接与帧数判断模块的输出端口连接并获得帧数判断模块实时更新的输出数据B，累加器模块对原始数据与输出数据B进行累加计算并输出累加结果；

先进先出缓存模块：先进先出缓存模块的输入端与累加器模块的输出端连接，用于按照先进先出的原则对累加结果进行缓存，当前累加结果缓存后将覆盖上一次的累加结果；

帧数判断模块：

当前端数据处理器件的原始数据的帧数为1时，帧数判断模块用于调用零值作为输出数据B给累加器模块的输入端口B；

当前端数据处理器件的输出结果信号A的帧数为X时，X大于1的正整数，帧数判断模块用于调用先进先出缓存模块中，帧数为X-1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B。

本发明的设计原理是：由于本发明背景技术中提到，现有技术都是先将前端数据处理器件采集的数据缓存到一个缓存装置中，然后利用各自加法算法方法对缓存的数据进行加法算法处理输出，这种方法局限性在于当前端数据处理器件的处理速度很快时，大量的数据都会在很短时间内进入到缓存装置中，因此需要增加缓存装置的容量才能解决数据冲突，或者增加处理器件的速度，而本发明为了克服处理器件本身速度要求以及需要大容量缓存装置的限制问题时，提出了一种累加计算，在实时数据输入进行实时累加计算的方法，即前端数据处理器件直接连续的将每一帧的原始数据输入给累加器模块，利用累加器模块进行循环累加计算，但累加时需要依赖帧数判断模块进行帧数的识别并调用上次的累加结果，这样在前端数据处理器件的原始数据能被实时的处理掉，不需要进行中间缓存，只要找到能配合前端数据处理器件处理速度的处理器即可，而本发明由于省略了中间缓存，因此本身可以优化处理器的速度，因此二者一结合即可产生在低速处理器条件下也能匹配前端数据处理器件的处理速度。为了清楚本发明的实际过程工作，以下为具体方案，以便理解：

在本发明中，前端数据处理器件每生成一帧的原始数据，就直接进入到累加器模块，假设前端数据处理器在1ms内产生10帧的原始数据，可以认为在第0.1ms时获得第1帧的原始数据、在第0.2ms时获得第2帧的原始数据、在第0.3ms时获得第3帧的原始数据………以此类推，在第1ms时获得第10帧的原始数据；因此在0.1ms时，第1帧的原始数据产生的同时就已经进入到累加器模块并与预设的零值相加，获得最终获得一个相加结果为相加结果A，而在0.2ms时，第2帧的原始数据产生的同时就已经进入到累加器模块并与帧数判断模块调用的相加结果A相加获得一个相加结果为相加结果B，同样的，在0.3ms时，第3帧的原始数据产生的同时就已经进入到累加器模块并与帧数判断模块调用的相加结果B相加获得一个相加结果为相加结果C，………以此类推，最终在在1ms时，第10帧的原始数据产生的同时就已经进入到累加器模块并与帧数判断模块调用的相加结果I相加获得一个相加结果为相加结果J。可以看出，本发明实际的原始相当于是生产信号的同时就消耗掉信号，形成累加计算的方式，直接去掉了缓存。

本发明上述适应前端高速处理的累加器在高速处理的功率谱计算方面应用时可以组成功率谱累加器，

功率谱累加器至少包括以下部分：

累加器模块：累加器模块有输入端口A、输入端口B和输出端口，输入端口A直接与前端数据处理器件的输出接口连接并按帧数顺序获得前端数据处理器件实时更新的每一帧的原始数据，输入端口B直接与帧数判断模块的输出端口连接并获得帧数判断模块实时更新的输出数据B，累加器模块对原始数据与输出数据B进行累加计算并输出累加结果；

先进先出缓存模块：先进先出缓存模块的输入端与累加器模块的输出端连接，用于按照先进先出的原则对累加结果进行缓存，当前累加结果缓存后将覆盖上一次的累加结果；

帧数判断模块：

当前端数据处理器件的原始数据的帧数为1时，帧数判断模块调用零值作为输出数据B给累加器模块的输入端口B；

当前端数据处理器件的输出结果信号A的帧数为X时，X大于1的正整数，帧数判断模块用于调用先进先出缓存模块中，帧数为X-1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B。

所述前端数据处理器件包括接收外部数字信号的傅立叶变换模块、接收傅立叶变换模块输出结果的功率计算模块，

傅立叶变换模块：用于将外部数字信号从时域转换到频域，并得到I、Q两路数据作为输出结果；

功率计算模块：用于计算I²+Q²，得到信号的功率值，并将功率值作为原始数据发生给累加器模块。

所述累加器模块、帧数判断模块、傅立叶变换模块、功率计算模块均使用FPGA内部逻辑模块实现，先进先出缓存模块使用FPGA内部缓存实现。

功率谱累加器与适应前端高速处理的累加器的原理一致，从功率谱累加器中可以看出，前端数据处理器件由计算功率谱的傅立叶变换模块和功率计算模块组成，在计算功率谱时，由于外部采用AD的采样速度很高，一般的功率谱的AD采样频率在200-500MHz，特别是在面对500MHz时，传统技术中需要FPGA这样的高速处理器再配上大内存的缓存才能适应，而发明可以选择时钟频率为50-300MH_Z、数据位宽为8位-256位的FPGA都可以使用，从时钟频率为50MH_Z、数据位宽为8位的FPGA也能使用，而传统的技术所需要至少200MH_Z、32位的FPGA也能使用。本发明的使用范围更广，同样的如果本发明采用300MH_Z、256位的FPGA，则能匹配更高采样频率的AD，可以应用于一些条件严苛的环境中。

优选的，所述FPGA选择时钟频率为50-300MH_Z、数据位宽为8位-256位的FPGA。

优选的，所述傅立叶变换模块所接收的外部数字信号为外部采样AD模块提供。

优选的，所述外部采样AD模块为采样频率50至500MH_Z的AD模块。

基于所述适应前端高速处理的累加器的累加方法，包括以下步骤：

步骤A、原始数据输入步骤：通过累加器模块跳过缓存器件直接从前端数据处理器件处获得原始数据，原始数据按帧数顺序并将实时更新的每一帧的原始数据发生给累加器模块；

步骤B、1帧累加计算步骤：当前端数据处理器件的原始数据的帧数为1时，帧数判断模块调用零值作为输出数据B给累加器模块的输入端口B，前端数据处理器件同时将帧数为1时的原始数据给累加器模块的输入端口A；累加器模块完成帧数为1时的原始数据与零值的累加后，输出累加结果作为帧数为1时原始数据对应的累加结果；

步骤C、累加计算步骤：

当前端数据处理器件的原始数据的帧数为X时，X大于1的正整数，帧数判断模块调用帧数为X-1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B，帧数为X时的原始数据给累加器模块的输入端口A，累加器模块完成帧数为X时的原始数据与帧数为X-1时原始数据对应的累加结果的累加后，输出累加结果作为帧数为X时原始数据对应的累加结果；

步骤D、循环步骤：当X按帧数顺序加1后重复步骤C直到前端数据处理器件的所有帧原始数据结束，将最后一次的累加结果作为最终的累加结果输出；

步骤E、累加结果平均步骤：采用均值计算模块将最终的累加结果除以原始数据的总帧数，得到均值输出。

基于所述功率谱累加器的累加方法，包括以下步骤：

步骤A、外部信号输入步骤：用于傅立叶变换模块获得外部数字信号；

步骤B、外部信号处理步骤：用于傅立叶变换模块对外部数字信号进行时域到频域的转换，并得到I、Q两路数据；

步骤C、功率计算步骤：用功率计算模块计算I²+Q²，得到信号的功率值；

步骤D、原始数据输入步骤：通过累加器模块跳过缓存器件直接从功率计算模块处获得功率值作为原始数据，原始数据按帧数顺序并将实时更新的每一帧的原始数据发生给累加器模块；

步骤E、1帧累加计算步骤：当功率计算模块的原始数据的帧数为1时，帧数判断模块调用零值作为输出数据B给累加器模块的输入端口B，功率计算模块同时将帧数为1时的原始数据给累加器模块的输入端口A；累加器模块完成帧数为1时的原始数据与零值的累加后，输出累加结果作为帧数为1时原始数据对应的累加结果；

步骤F、累加计算步骤：

当功率计算模块的原始数据的帧数为X时，X大于1的正整数，帧数判断模块调用帧数为X-1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B，帧数为X时的原始数据给累加器模块的输入端口A，累加器模块完成帧数为X时的原始数据与帧数为X-1时原始数据对应的累加结果的累加后，输出累加结果作为帧数为X时原始数据对应的累加结果；

步骤G、循环步骤：当X按帧数顺序加1后重复步骤F直到功率计算模块的所有帧原始数据结束，将最后一次的累加结果作为最终的累加结果输出；

步骤H、累加结果平均步骤：采用均值计算模块将最终的累加结果除以原始数据的总帧数，得到均值输出。

本发明与现有技术相比，具有如下的优点和有益效果：数据处理速度大幅提高；对板载内存(或处理器自身存储器)的容量无要求；可对数据进行实时处理，且整个计算过程不丢失任何数据，得到的计算结果准确。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1是本发明的系统框架图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例一

如图1所示，

适应前端高速处理的累加器，至少包括以下部分：

累加器模块：累加器模块有输入端口A、输入端口B和输出端口，输入端口A直接与前端数据处理器件的输出接口连接并按帧数顺序获得前端数据处理器件实时更新的每一帧的原始数据，输入端口B直接与帧数判断模块的输出端口连接并获得帧数判断模块实时更新的输出数据B，累加器模块对原始数据与输出数据B进行累加计算并输出累加结果；

先进先出缓存模块：先进先出缓存模块的输入端与累加器模块的输出端连接，用于按照先进先出的原则对累加结果进行缓存，当前累加结果缓存后将覆盖上一次的累加结果；

帧数判断模块：

当前端数据处理器件的原始数据的帧数为1时，帧数判断模块用于调用零值作为输出数据B给累加器模块的输入端口B；

当前端数据处理器件的输出结果信号A的帧数为X时，X大于1的正整数，帧数判断模块用于调用先进先出缓存模块中，帧数为X-1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B。

本发明的设计原理是：由于本发明背景技术中提到，现有技术都是先将前端数据处理器件采集的数据缓存到一个缓存装置中，然后利用各自加法算法方法对缓存的数据进行加法算法处理输出，这种方法局限性在于当前端数据处理器件的处理速度很快时，大量的数据都会在很短时间内进入到缓存装置中，因此需要增加缓存装置的容量才能解决数据冲突，或者增加处理器件的速度，而本发明为了克服处理器件本身速度要求以及需要大容量缓存装置的限制问题时，提出了一种累加计算，在实时数据输入进行实时累加计算的方法，即前端数据处理器件直接连续的将每一帧的原始数据输入给累加器模块，利用累加器模块进行循环累加计算，但累加时需要依赖帧数判断模块进行帧数的识别并调用上次的累加结果，这样在前端数据处理器件的原始数据能被实时的处理掉，不需要进行中间缓存，只要找到能配合前端数据处理器件处理速度的处理器即可，而本发明由于省略了中间缓存，因此本身可以优化处理器的速度，因此二者一结合即可产生在低速处理器条件下也能匹配前端数据处理器件的处理速度。为了清楚本发明的实际过程工作，以下为具体方案，以便理解：

在本发明中，前端数据处理器件每生成一帧的原始数据，就直接进入到累加器模块，假设前端数据处理器在1ms内产生10帧的原始数据，可以认为在第0.1ms时获得第1帧的原始数据、在第0.2ms时获得第2帧的原始数据、在第0.3ms时获得第3帧的原始数据………以此类推，在第1ms时获得第10帧的原始数据；因此在0.1ms时，第1帧的原始数据产生的同时就已经进入到累加器模块并与预设的零值相加，获得最终获得一个相加结果为相加结果A，而在0.2ms时，第2帧的原始数据产生的同时就已经进入到累加器模块并与帧数判断模块调用的相加结果A相加获得一个相加结果为相加结果B，同样的，在0.3ms时，第3帧的原始数据产生的同时就已经进入到累加器模块并与帧数判断模块调用的相加结果B相加获得一个相加结果为相加结果C，………以此类推，最终在在1ms时，第10帧的原始数据产生的同时就已经进入到累加器模块并与帧数判断模块调用的相加结果I相加获得一个相加结果为相加结果J。可以看出，本发明实际的原始相当于是生产信号的同时就消耗掉信号，形成累加计算的方式，直接去掉了缓存。

实施例二

本发明上述适应前端高速处理的累加器在高速处理的功率谱计算方面应用时可以组成功率谱累加器，

功率谱累加器至少包括以下部分：

累加器模块：累加器模块有输入端口A、输入端口B和输出端口，输入端口A直接与前端数据处理器件的输出接口连接并按帧数顺序获得前端数据处理器件实时更新的每一帧的原始数据，输入端口B直接与帧数判断模块的输出端口连接并获得帧数判断模块实时更新的输出数据B，累加器模块对原始数据与输出数据B进行累加计算并输出累加结果；

先进先出缓存模块：先进先出缓存模块的输入端与累加器模块的输出端连接，用于按照先进先出的原则对累加结果进行缓存，当前累加结果缓存后将覆盖上一次的累加结果；

帧数判断模块：

当前端数据处理器件的原始数据的帧数为1时，帧数判断模块调用零值作为输出数据B给累加器模块的输入端口B；

当前端数据处理器件的输出结果信号A的帧数为X时，X大于1的正整数，帧数判断模块用于调用先进先出缓存模块中，帧数为X-1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B。

所述前端数据处理器件包括接收外部数字信号的傅立叶变换模块、接收傅立叶变换模块输出结果的功率计算模块，

傅立叶变换模块：用于将外部数字信号从时域转换到频域，并得到I、Q两路数据作为输出结果；

功率计算模块：用于计算I²+Q²，得到信号的功率值，并将功率值作为原始数据发生给累加器模块。

所述累加器模块、帧数判断模块、傅立叶变换模块、功率计算模块均使用FPGA内部逻辑模块实现，先进先出缓存模块使用FPGA内部缓存实现。

功率谱累加器与适应前端高速处理的累加器的原理一致，从功率谱累加器中可以看出，前端数据处理器件由计算功率谱的傅立叶变换模块和功率计算模块组成，在计算功率谱时，由于外部采用AD的采样速度很高，一般的功率谱的AD采样频率在200-500MHz，特别是在面对500MHz时，传统技术中需要FPGA这样的高速处理器再配上大内存的缓存才能适应，而发明可以选择时钟频率为50-300MH_Z、数据位宽为8位-256位的FPGA都可以使用，从时钟频率为50MH_Z、数据位宽为8位的FPGA也能使用，而传统的技术所需要至少200MH_Z、32位的FPGA也能使用。本发明的使用范围更广，同样的如果本发明采用300MH_Z、256位的FPGA，则能匹配更高采样频率的AD，可以应用于一些条件严苛的环境中。

优选的，所述FPGA选择时钟频率为50-300MH_Z、数据位宽为8位-256位的FPGA。

优选的，所述傅立叶变换模块所接收的外部数字信号为外部采样AD模块提供。

优选的，所述外部采样AD模块为采样频率50至500MH_Z的AD模块。

实施例三

基于所述适应前端高速处理的累加器的累加方法，包括以下步骤：

步骤A、原始数据输入步骤：通过累加器模块跳过缓存器件直接从前端数据处理器件处获得原始数据，原始数据按帧数顺序并将实时更新的每一帧的原始数据发生给累加器模块；

步骤B、1帧累加计算步骤：当前端数据处理器件的原始数据的帧数为1时，帧数判断模块调用零值作为输出数据B给累加器模块的输入端口B，前端数据处理器件同时将帧数为1时的原始数据给累加器模块的输入端口A；累加器模块完成帧数为1时的原始数据与零值的累加后，输出累加结果作为帧数为1时原始数据对应的累加结果；

步骤C、累加计算步骤：

当前端数据处理器件的原始数据的帧数为X时，X大于1的正整数，帧数判断模块调用帧数为X-1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B，帧数为X时的原始数据给累加器模块的输入端口A，累加器模块完成帧数为X时的原始数据与帧数为X-1时原始数据对应的累加结果的累加后，输出累加结果作为帧数为X时原始数据对应的累加结果；

步骤D、循环步骤：当X按帧数顺序加1后重复步骤C直到前端数据处理器件的所有帧原始数据结束，将最后一次的累加结果作为最终的累加结果输出；

步骤E、累加结果平均步骤：采用均值计算模块将最终的累加结果除以原始数据的总帧数，得到均值输出。

实施例四

基于所述功率谱累加器的累加方法，包括以下步骤：

步骤A、外部信号输入步骤：用于傅立叶变换模块获得外部数字信号；

步骤B、外部信号处理步骤：用于傅立叶变换模块对外部数字信号进行时域到频域的转换，并得到I、Q两路数据；

步骤C、功率计算步骤：用功率计算模块计算I²+Q²，得到信号的功率值；

步骤D、原始数据输入步骤：通过累加器模块跳过缓存器件直接从功率计算模块处获得功率值作为原始数据，原始数据按帧数顺序并将实时更新的每一帧的原始数据发生给累加器模块；

步骤E、1帧累加计算步骤：当功率计算模块的原始数据的帧数为1时，帧数判断模块调用零值作为输出数据B给累加器模块的输入端口B，功率计算模块同时将帧数为1时的原始数据给累加器模块的输入端口A；累加器模块完成帧数为1时的原始数据与零值的累加后，输出累加结果作为帧数为1时原始数据对应的累加结果；

步骤F、累加计算步骤：

当功率计算模块的原始数据的帧数为X时，X大于1的正整数，帧数判断模块调用帧数为X-1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B，帧数为X时的原始数据给累加器模块的输入端口A，累加器模块完成帧数为X时的原始数据与帧数为X-1时原始数据对应的累加结果的累加后，输出累加结果作为帧数为X时原始数据对应的累加结果；

步骤G、循环步骤：当X按帧数顺序加1后重复步骤F直到功率计算模块的所有帧原始数据结束，将最后一次的累加结果作为最终的累加结果输出；

步骤H、累加结果平均步骤：采用均值计算模块将最终的累加结果除以原始数据的总帧数，得到均值输出。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.适应前端高速处理的累加器，其特征在于，至少包括以下部分：

累加器模块：累加器模块有输入端口A、输入端口B和输出端口，输入端口A直接与前端数据处理器件的输出接口连接并按帧数顺序获得前端数据处理器件实时更新的每一帧的原始数据，输入端口B直接与帧数判断模块的输出端口连接并获得帧数判断模块实时更新的输出数据B，累加器模块对原始数据与输出数据B进行累加计算并输出累加结果；

先进先出缓存模块：先进先出缓存模块的输入端与累加器模块的输出端连接，用于按照先进先出的原则对累加结果进行缓存，当前累加结果缓存后将覆盖上一次的累加结果；

帧数判断模块：

当前端数据处理器件的原始数据的帧数为1时，则，帧数判断模块：用于调用零值作为输出数据B给累加器模块的输入端口B；

当前端数据处理器件的输出结果信号A的帧数为X且X为大于1的正整数时，则，帧数判断模块：用于调用先进先出缓存模块中，帧数为X-1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B。

2.基于权利要求1所述适应前端高速处理的累加器的累加方法，其特征在于：包括以下步骤：

步骤A、原始数据输入步骤：通过累加器模块跳过缓存器件直接从前端数据处理器件处获得原始数据，原始数据按帧数顺序并将实时更新的每一帧的原始数据发生给累加器模块；

步骤B、1帧累加计算步骤：当前端数据处理器件的原始数据的帧数为1时，则，帧数判断模块调用零值作为输出数据B给累加器模块的输入端口B，前端数据处理器件同时将帧数为1时的原始数据给累加器模块的输入端口A；累加器模块完成帧数为1时的原始数据与零值的累加后，输出累加结果作为帧数为1时原始数据对应的累加结果；

步骤C、累加计算步骤：

当前端数据处理器件的原始数据的帧数为X且X为大于1的正整数时，则，帧数判断模块调用帧数为X-1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B，帧数为X时的原始数据给累加器模块的输入端口A，累加器模块完成帧数为X时的原始数据与帧数为X-1时原始数据对应的累加结果的累加后，输出累加结果作为帧数为X时原始数据对应的累加结果；

步骤D、循环步骤：当X按帧数顺序加1后重复步骤C直到前端数据处理器件的所有帧原始数据结束，将最后一次的累加结果作为最终的累加结果输出；

步骤E、累加结果平均步骤：采用均值计算模块将最终的累加结果除以原始数据的总帧数，得到均值输出。

3.功率谱累加器，其特征在于，至少包括以下部分：

累加器模块：累加器模块有输入端口A、输入端口B和输出端口，输入端口A直接与前端数据处理器件的输出接口连接并按帧数顺序获得前端数据处理器件实时更新的每一帧的原始数据，输入端口B直接与帧数判断模块的输出端口连接并获得帧数判断模块实时更新的输出数据B，累加器模块对原始数据与输出数据B进行累加计算并输出累加结果；

先进先出缓存模块：先进先出缓存模块的输入端与累加器模块的输出端连接，用于按照先进先出的原则对累加结果进行缓存，当前累加结果缓存后将覆盖上一次的累加结果；

帧数判断模块：

当前端数据处理器件的原始数据的帧数为1时，则，帧数判断模块：用于调用零值作为输出数据B给累加器模块的输入端口B；

当前端数据处理器件的输出结果信号A的帧数为X且X为大于1的正整数时，则，帧数判断模块：用于调用先进先出缓存模块中，帧数为X-1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B；

所述前端数据处理器件包括接收外部数字信号的傅立叶变换模块、接收傅立叶变换模块输出结果的功率计算模块；

傅立叶变换模块：用于将外部数字信号从时域转换到频域，并得到I、Q两路数据作为输出结果；

功率计算模块：用于计算I²+Q²，得到信号的功率值，并将功率值作为原始数据发生给累加器模块。

4.根据权利要求3所述的功率谱累加器，其特征在于，所述累加器模块、帧数判断模块、傅立叶变换模块、功率计算模块均使用FPGA 内部逻辑模块实现，先进先出缓存模块使用FPGA 内部缓存实现。

5.根据权利要求4所述的功率谱累加器，其特征在于，所述FPGA选择时钟频率为50-300MH_Z、数据位宽为8位-256位的FPGA。

6.根据权利要求3所述的功率谱累加器，其特征在于，所述傅立叶变换模块所接收的外部数字信号为外部采样AD模块提供。

7.根据权利要求6所述的功率谱累加器，其特征在于，所述外部采样AD模块为采样频率50至500MH_Z的AD模块。

8.基于权利要求3所述功率谱累加器的累加方法，其特征在于：包括以下步骤：

步骤A、外部信号输入步骤：用于傅立叶变换模块获得外部数字信号；

步骤B、外部信号处理步骤：用于傅立叶变换模块对外部数字信号进行时域到频域的转换，并得到I、Q两路数据；

步骤C、功率计算步骤：用功率计算模块计算I²+Q²，得到信号的功率值；

步骤D、原始数据输入步骤：通过累加器模块跳过缓存器件直接从功率计算模块处获得功率值作为原始数据，原始数据按帧数顺序并将实时更新的每一帧的原始数据发生给累加器模块；

步骤E、1帧累加计算步骤：当功率计算模块的原始数据的帧数为1时，则，帧数判断模块调用零值作为输出数据B给累加器模块的输入端口B，功率计算模块同时将帧数为1时的原始数据给累加器模块的输入端口A；累加器模块完成帧数为1时的原始数据与零值的累加后，输出累加结果作为帧数为1时原始数据对应的累加结果；

步骤F、累加计算步骤：

当功率计算模块的原始数据的帧数为X且X为大于1的正整数时，则，帧数判断模块调用帧数为X-1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B，帧数为X时的原始数据给累加器模块的输入端口A，累加器模块完成帧数为X时的原始数据与帧数为X-1时原始数据对应的累加结果的累加后，输出累加结果作为帧数为X时原始数据对应的累加结果；

步骤G、循环步骤：当X按帧数顺序加1后重复步骤F直到功率计算模块的所有帧原始数据结束，将最后一次的累加结果作为最终的累加结果输出；

步骤H、累加结果平均步骤：采用均值计算模块将最终的累加结果除以原始数据的总帧数，得到均值输出。

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