CN107845726B - 制造相变化记忆体的方法 - Google Patents

Abstract

一种制造相变化记忆体的方法，包含：(i)在半导体基材上形成介电层以及贯穿介电层的导电接触结构；(ii)移除导电接触结构的一部分，以在介电层中形成第一凹口，其中导电接触结构的剩余部分构成第一凹口的底部；(iii)形成第一电极于第一凹口内，其中第一电极位于导电接触结构的剩余部分上，第一凹口的剩余空间定义出第二凹口；(iv)在第二凹口中形成加热元件以及填充结构，其中加热元件从第一电极向上延伸，且加热元件的顶部露出填充结构；以及(v)在加热元件以及填充结构上形成相变化元件以及第二电极。

Description

制造相变化记忆体的方法

本申请是申请日为2015年09月09日、申请号为201510571956.1、发明名称为“制造相变化记忆体的方法”的专利申请的分案申请。

技术领域

本发明是有关于一种相变化记忆体装置的制造方法。

背景技术

计算机或其他电子装置通常配置有各种类型的记忆体，例如随机存取记忆体(RAM)、只读记忆体(ROM)、动态随机存取记忆体(DRAM)、同步动态随机存取记忆体(SDRAM)、相变化随机存取记忆体(PCRAM)或快闪记忆体。相变化记忆体是非挥发性的记忆体，可通过量测记忆体单元的电阻值而获取储存于其中的数据。一般而言，相变化记忆体单元包含加热元件以及相变化单元，相变化单元会因为受热而发生相变化。当通入电流至加热元件时，加热元件将电能转变成热量，所产生的热量促使相变化单元发生相的改变，例如从非晶相(amorphous)转变成多晶相(polycrystalline)。相变化单元在不同的相具有不同的电阻值，经由侦测或读取相变化单元的电阻值，便得以判断记忆体单元的数据型态。缩小各相变化记忆体单元的尺寸维度一直是记忆体制造商努力的目标。

发明内容

本发明的一方面是提供一种相变化记忆体的制造方法，此方法能够形成更小宽度的加热元件，并让相变化元件更快速地发生晶相变化，而且能够有效的提高生产制程的合格率。此方法包含以下的操作：(i)在半导体基材上形成介电层以及贯穿介电层的至少一导电接触结构；(ii)移除导电接触结构的一部分，以在介电层中形成第一凹口，其中导电接触结构的剩余部分构成第一凹口的底部；(iii)形成第一电极于第一凹口内，其中第一电极位于导电接触结构的剩余部分上，第一凹口的剩余空间定义出第二凹口；(iv)在第二凹口中形成加热元件以及填充结构，其中加热元件从第一电极向上延伸，且加热元件的顶部露出填充结构；以及(v)在加热元件以及填充结构上形成相变化元件以及第二电极，其中相变化元件位于加热元件与第二电极之间。

在某些实施方式中，上述操作(iv)包含以下步骤：(a)形成加热材料层于介电层上，并填满第二凹口；(b)形成图案化硬遮罩于加热材料层上，其中图案化硬遮罩与第二凹口至少部分重叠；(c)蚀刻加热材料层，而将图案化硬遮罩的图案移转至加热材料层，而形成图案化加热材料层，其中蚀刻加热材料层包含移除第二凹口内的一部分加热材料层，而形成一第三凹口；(d)形成填充层填充第三凹口；以及(e)移除一部分的填充层、图案化硬遮罩以及一部分的图案化加热材料层，而形成加热元件以及填充结构。

在某些实施方式中，上述步骤(b)形成图案化硬遮罩于加热材料层的步骤包含：形成具有至少一开孔的图案定义层于加热材料层上，其中开孔的侧壁与第二凹口至少部分重叠；沉积硬遮罩材料层覆盖图案定义层的上表面和侧壁；移除沉积在图案定义层上表面的硬遮罩材料层的部分，而在侧壁上形成图案化硬遮罩；以及移除图案定义层。

在某些实施方式中，上述步骤(e)移除一部分的填充层、图案化硬遮罩以及一部分的图案化加热材料层的步骤包含：使用化学机械研磨移除部分的填充层、图案化硬遮罩以及部分的图案化加热材料层，而暴露出介电层。

在某些实施方式中，上述操作(iii)形成第一电极于第一凹口内的包含：沉积第一电极材料层于介电层上，并填充第一凹口；使用化学机械研磨移除位于第一凹口外的第一电极材料层；以及使用蚀刻制程移除第一凹口内一部分的第一电极材料层，而形成第一电极。

在某些实施方式中，加热元件的顶部、填充结构的上表面以及介电层的上表面实质上齐平。

在某些实施方式中，上述操作(v)形成相变化元件以及第二电极包含：依序沉积相变化材料层以及第二电极材料层于加热元件、填充结构以及介电层上；以及图案化相变化材料层及第二电极材料层，而形成相变化元件以及第二电极，其中相变化元件和第二电极具有实质上相同的上视图案。

在某些实施方式中，第二凹口的深度为30nm至100nm，且第二凹口的宽度为40nm至90nm。

在某些实施方式中，加热元件的顶部的宽度为5nm至10nm。

在某些实施方式中，加热元件具有一底部，且底部的宽度为顶部的宽度的3倍至13倍。

附图说明

图1A绘示根据本发明各种实施方式的制造相变化记忆体的方法的流程图；

图1B绘示实现图1A中操作40的步骤流程图；

图2A绘示本发明某些实施方式在执行操作10后的上视示意图；

图2B绘示图2A中沿线段BB’的剖面示意图；

图3-图12A绘示本发明各种实施方式在不同制程阶段的剖面示意图；

图12B绘示本发明某些实施例的图案化硬遮罩的立体示意图；

图13A绘示本发明某些实施方式的形成图案化加热材料层的步骤的剖面示意图；

图13B绘示本发明某些实施例的图案化加热材料层的立体示意图；

图14-图15A绘示本发明各种实施方式在不同制程阶段的剖面示意图；

图15B绘示本发明某些实施方式的加热元件以及填充结构的放大示意图；

图16绘示本发明某些实施方式的形成相变化元件以及第二电极的操作的剖面示意图；

图17-图20绘示本发明某些实施方式的可选择性进行的其他操作的示意图。

具体实施方式

为了使本发明的叙述更加详尽与完备，下文针对了本发明的实施态样与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。以下所揭露的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其他的实施例，而无须进一步的记载或说明。

在以下描述中，将详细叙述许多特定细节以使读者能够充分理解以下的实施例。然而，可在无此等特定细节的情况下实践本发明的实施例。在其他情况下，为简化附图，熟知的结构与装置仅示意性地绘示于图中。

在本文中使用空间相对用语，例如“下方”、“之下”、“上方”、“之上”等，这是为了便于叙述一元件或特征与另一元件或特征之间的相对关系，如图中所绘示。这些空间上的相对用语的真实意义包含其他的方位。例如，当图示上下翻转180度时，一元件与另一元件之间的关系，可能从“下方”、“之下”变成“上方”、“之上”。此外，本文中所使用的空间上的相对叙述也应作同样的解释。

本发明的各种实施方式是提供一种制造相变化记忆体的方法。图1A绘示根据本发明各种实施方式的制造相变化记忆体的方法1的流程图。方法1包含操作10、操作20、操作30、操作40以及操作50。第2A至16图绘示操作10至操作50中不同制程阶段的示意图。虽然下文中利用一系列的操作或步骤来说明在此揭露的方法，但是这些操作或步骤所示的顺序不应被解释为本发明的限制。例如，某些操作或步骤可以按不同顺序进行及/或与其它步骤同时进行。此外，并非必须执行所有绘示的步骤才能实现本发明的实施方式。此外，在此所述的每一个操作或步骤可以包含数个子步骤或动作。

在操作10中，在半导体基材上形成介电层以及至少一个导电接触结构。图2A绘示本发明某些实施方式在执行操作10的上视示意图，图2B绘示图2A中沿线段BB’的剖面示意图。如第2A及2B图所示，在半导体基材102上形成介电层110和导电接触结构120，导电接触结构120贯穿介电层110。

在某些实施方式中，半导体基材102包含掺杂或未掺杂的硅晶圆、或半导体上绝缘体(SOI)基材、或类似的半导体材料。在某些实施中，半导体基材102还包含主动元件106，主动元件可例如为N型金属氧化物半导体(NMOS)元件、P型金属氧化物半导体(PMOS)元件或互补式金属氧化物半导体(CMOS)元件或类似的元件。在某些实施方式中，主动元件106包含栅极106G、源极区域106S和漏极区域106D。在某些实施例中，半导体基材102还包含至少一个浅沟渠隔离结构108，用以隔离两个主动元件106之间的漏极区域106D。

介电层110可以是任何适合的介电材料，例如氮化硅、氧化硅、掺杂的硅玻璃等介电材料，介电层110也可以由低介电系数的介电材料所形成，例如磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)、碳化硅材料、或上述的组合或类似材料。

在某些实施方式中，半导体基材102包含多个导电接触结构120，某些导电接触结构120位于漏极区域106D上方并且接触漏极区域106D，另外某些导电接触结构120位于源极区域106S上方并且接触源极区域106S。在某些实施例中，导电接触结构120可例如为包含钨(W)材料的金属通孔结构。

在操作20中，移除导电接触结构120的一部分122，以在介电层110中形成第一凹口112，如图3所示。在某些实施方式中，利用干式蚀刻或湿式蚀刻制程移除导电接触结构120的上部部分122，而在介电层110的表面形成第一凹口112，导电接触结构120的剩余部分124构成第一凹口112的底部。第一凹口112的深度可例如为约40nm至约200nm。在半导体基材102包含多个导电接触结构120的实施方式中，执行操作20后，导电接触结构120的剩余部分124在源极区域106S上方形成源极导电接触结构120s，并在漏极区域106D上方形成漏极导电接触结构120d。

在操作30中，在第一凹口内形成第一电极。第4-6图绘示根据本发明某些实施方式的实现操作30的各步骤阶段的剖面示意图，有多种不同的实施方式能够实现操作30，本发明的操作30并不受限于第4-6图绘示的实施方式。

如图4所示，首先沉积第一电极材料层130a于介电层110上，而且第一电极材料层130a填充在第一凹口112内。第一电极材料层130a可包含氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、铝(Al)、铜(Cu)、银(Ag)、金(Au)或上述材料的组合或类似的材料。第一电极材料层130a可以是单层结构或是多层结构。沉积第一电极材料层130a的具体方式可例如为物理气相沉积制程(PVD)、化学气相沉积制程(CVD)、电浆辅助化学气相(PECVD)、原子层沉积制程(ALD)及/或原子层化学气相沉积制程(ALCVD)等毯覆式的沉积技术。

然后，如图5所示，使用化学机械研磨132移除位于第一凹口112外面的第一电极材料层130a。举例而言，移除沉积在介电层110上方的第一电极材料层130a。

之后，如图6所示，利用蚀刻制程移除位于第一凹口112内的第一电极材料层130a的一部分，而形成的第一电极130和第二凹口114。在此步骤中，第一电极130仅占据第一凹口112的一部分空间，并未填满第一凹口112，因此在第一电极130的上方定义出第二凹口114。换言之，在形成第一电极130的步骤中，同时在第一凹口112的剩余空间定义出第二凹口114。此外，第一电极130位于源极导电接触结构120s及/或漏极导电接触结构120d上。在某些实施方式中，第二凹口114的深度D为30nm至100nm，第二凹口114的宽度W为40nm至90nm。

在某些实施例中，操作30包含形成多个第一电极130d、130s，第一电极130d接触漏极区域106D上方的漏极导电接触结构120d，第一电极130s接触源极区域106S上方的源极导电接触结构120s。

在操作40中，在第二凹口中形成加热元件以及填充结构。本发明提供多种具体的实施方式来实现操作40，图1B绘示本发明某些实施方式的进行操作40的详细步骤流程图。虽然下文中利用一系列的步骤来说明在此揭露的方法或操作，但是这些步骤所示的顺序不应被解释为本发明的限制。例如，某些步骤可以按不同顺序进行及/或与其它步骤同时进行。此外，并非必须执行所有绘示的步骤才能实现本发明的实施方式。此外，在此所述的每一个步骤可以包含数个子步骤或动作。

如图1B所示，操作40包含步骤41、步骤42、步骤43、步骤44及步骤45；图7-图15A绘示操作40中不同步骤阶段的剖面示意图。

在步骤41中，形成加热材料层140a于介电层110上，并填满第二凹口114，如图7-图8所示。在某些实施方式中，使用毯覆式沉积技术在介电层110上形成加热材料层140a，而且沉积的加热材料层140a填满第二凹口114，如图7所示。在某些实施例中，在上述沉积制程之后，对沉积的加热材料层140a进行平坦化处理(例如化学机械研磨)而得到具有平整表面的加热材料层140a，如图8所示。

在某些实施方式中，加热材料层140a包含氮化钛(TiN)、氮化钽(TaN)、钛(Ti)或上述材料的组合或类似的材料。在某些实施方式中，加热材料层140a是使用毯覆式的沉积技术而形成，例如物理气相沉积制程(PVD)、化学气相沉积制程(CVD)、电浆辅助化学气相(PECVD)、原子层沉积制程(ALD)及/或原子层化学气相沉积制程(ALCVD)等。

在步骤42中，形成图案化硬遮罩于加热材料层上，图9-图12A绘示根据本发明某些实施方式的实现步骤42的子步骤的剖面示意图。

在图9中，形成图案定义层152于加热材料层140a上。图案定义层152具有至少一开孔153，开孔153露出一部分的加热材料层140a。开孔153的侧壁153a与第一电极130(或第二凹口114)至少部分重叠。详细的说，从垂直半导体基材102的方向上观察，开孔153的侧壁153a与第一电极130(或第二凹口114)至少有部分重叠。图案定义层152的材料可例如为非晶硅或其他的材料。

在图10中，沉积硬遮罩材料层150a覆盖图案定义层152的上表面154和侧壁153a以及开孔153的底部。硬遮罩材料层150a的材料与图案定义层152不同，举例而言，硬遮罩材料层150a可为氮化硅或类似的材料所制成。

在图11中，移除沉积在图案定义层152的上表面154的硬遮罩材料层150a以及移除沉积在开孔153底部的硬遮罩材料层150a，而在侧壁153a上形成图案化硬遮罩150。在一实施方式中，对图10绘示的结构进行非等向性蚀刻制程，从而移除位于图案定义层152上表面154的硬遮罩材料层150a以及位于开孔153的底部的硬遮罩材料层150a等两个部分。由于使用非等向性蚀刻技术，沉积在图案定义层152侧壁153a上的硬遮罩材料层能够被保留而形成图案化硬遮罩150。

在图12A中，移除图案定义层152，并在加热材料层140a上留下图案化硬遮罩150。例如，可以使用湿蚀刻方式移除图案定义层152，而留下图案化硬遮罩150。从垂直半导体基材102的方向上观察，图案化硬遮罩150与第一电极130(或第二凹口114)是至少部分重叠的。图12B绘示绘示根据本发明某些实施例的图案化硬遮罩150的立体示意图。如图12B所示，图案化硬遮罩150在加热材料层140a上延伸并横越第一电极130(或第二凹口114)的上方。在另外某些实施例中，图案化硬遮罩150可以只形成在第一电极130正上方投影的范围区域内，而不横越第一电极130(或第二凹口114)。

在步骤43中，对加热材料层140a进行非等向性蚀刻蚀刻，而形成图案化加热材料层140b，如图13A所示。在步骤43中，除了将图案化硬遮罩150的图案移转至加热材料层140a，此步骤还会移除原本位于第二凹口114(摽示在第12A及12B图中)内的加热材料层140a的一部分，并形成第三凹口116。图13B绘示根据本发明某些实施例的图案化加热材料层140b及图案化硬遮罩150的立体示意图。图案化加热材料层140b从第一电极130穿过第三凹口116向上延伸。

在步骤44中，形成填充层160a填充第三凹口116，并覆盖图案化加热材料层140b的全部或一部分，如图14所示。在某些实施方式中，填充层160a可以完全覆盖图案化加热材料层140b以及其上的图案化硬遮罩150。在另外某些实施方式中，填充层160a可以仅覆盖图案化加热材料层140b的一部分，而非完全覆盖图案化加热材料层140b。举例而言，填充层160a的厚度可以略低于图案化加热材料层140b的顶部，而露出图案化加热材料层140b的顶部。在其他实施方式，图案化加热材料层140b延伸超出第三凹口116的长度为H，填充层160a覆盖图案化加热材料层140b的1/2H至H的高度，填充层160a覆盖图案化加热材料层140b的高度有可能影响后续步骤45的执行。例如，如果填充层160a覆盖图案化加热材料层140b的高度不够，可能会降低后续步骤45的合格率，但是若填充层160a的厚度太厚，则可能会无实益地的延长制程所需时间。

在步骤45中，移除图案化硬遮罩150、一部分的填充层160a以及一部分的图案化加热材料层140b，而形成加热元件140以及填充结构160，如图15A所示。在某些实施方式中，使用化学机械研磨制程移除图案化硬遮罩150、部分的填充层160a以及部分的图案化加热材料层140b，而暴露出介电层110。所形成的加热元件140由第一电极130向上延伸，而且加热元件140的顶部140t露出填充结构160。加热元件140具有较高的电阻值，当电流通过加热元件140时，加热元件140会将一部分的电能转变成热能，因此产生热量。在一实施方式中，加热元件140的顶部140t、填充结构160的上表面160t以及介电层110的上表面110t是实质上齐平的。在某些实施方式中，如图15A所示，加热元件140仅形成在漏极区域106D上方的第一电极130d，而源极区域106S上方的第一电极130s上并没有形成加热元件140。在执行上述步骤41、步骤42、步骤43、步骤44及步骤45之后，即实现了前文所述的操作40。

图15B绘示本发明某些实施方式的加热元件140以及填充结构160的放大示意图。虽然第13A、13B、14及15A图绘示加热元件140的顶部与底部约略等宽，但是根据本发明的优选实施方式，加热元件140的纵截面较佳是梯形，如图15B所示。加热元件140的顶部140t宽度Z1小于加热元件140的底部140c宽度Z2。换言之，加热元件140的顶部140t的横截面积小于加热元件140的底部140c的横截面积。在某些实施例中，加热元件140的底部的宽度Z2为顶部的宽度Z1的3倍至20倍，例如为3、5、7、9、13、15、17或19倍。在考虑制程可行性与技术效果下，优选的加热元件140的底部宽度Z2为顶部宽度Z1的6倍至13倍。在另外某些实施例中，加热元件140的底部的宽度Z2为约40nm至约100nm，加热元件140的顶部的宽度Z1为约5nm至约10nm，加热元件140的高度为约30nm至约100nm。在其他实施例中，加热元件140的底部的宽度Z2实质上等于第一电极130的宽度。当加热元件140的纵截面是梯形时，提供许多突出的技术效果，下文将更详细叙述。

请回到图1A，方法1在操作40之后执行操作50。请同时参考图16，在操作50中，形成相变化元件170以及第二电极174于加热元件140以及填充结构160上，而形成一或多个相变化记忆体单元。相变化元件170夹设在加热元件140与第二电极174之间。在某些实施方式中，操作50包含下述步骤：依序沉积一层相变化材料层以及一层第二电极材料层在介电层110、加热元件140以及填充结构160上；然后对相变化材料层及第二电极材料层进行图案化制程(例如，微影蚀刻制程)，而形成图16绘示的相变化元件170以及第二电极174。在某些实施方式中，相变化材料层包含锗-锑-碲(GST)材料，例如Ge₂Sb₂Te₅、Ge₁Sb₂Te₄、Ge₁Sb₄Te₇或上述的组合或类似的材料。其他相变化材料可例如为GeTe、Sb2Te3、GaSb、InSb、Al-Te、Te-Sn-Se、Ge-Sb-Te、In-Sb-Te、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Sb-Te-Bi-Se、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ag-In-Sb-Te、Ge-Te-Sn-Pt、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Sb-Se-Te。在某些实施方式中，第二电极材料层包含氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、铝(Al)、铜(Cu)、银(Ag)、金(Au)或上述材料的组合或类似的材料。在某些实施例中，相变化元件170和第二电极174具有实质上相同的上视图案。

相变化元件170会因为受热而发生相变化。在相变化记忆体运作中，电流从第一电极130通过加热元件140及相变化元件170传导到第二电极174时，加热元件140将一部分电能转变成热量，所产生的热量促使相变化元件170发生相的改变，例如从非晶相(amorphous)转变成多晶相(polycrystalline)或晶相(crystalline)，亦可从多晶相或晶相转变成非晶相。相变化元件170在不同的晶相具有不同的电阻值，经由侦测或读取相变化元件170的电阻值，便得以判断记忆体单元的数据型态。

请回到图15B，如前文所述，加热元件140的纵截面较佳是梯形。换言之，加热元件的顶部140t的横截面积小于加热元件的底部140c的横截面积。当电流从加热元件的底部140c汇集到截面积较小的顶部140t时，让顶部140t具有很大的电流密度(电流密度定义为电流量除以电流通过的截面积)；较大电流密度的电流传递至相变化元件170时，有助于让相变化元件170快速地发生晶相改变，从而能够提高写入数据的速度。根据本发明某些实施例，当通入电流时，能够在相变化元件170中形成磨菇状的晶相变化区域。此外，加热元件140的纵截面是梯形时，也有利于确保执行步骤43及步骤45的合格率。根据本发明的某些实施方式，当执行步骤43所述的对加热材料层140a进行蚀刻时(参考图13A)，如果图案化加热材料层140b的底部愈宽，则其结构具有较大的机械强度，从而能够有效的避免图案化加热材料层140b在蚀刻过程或后续制程中发生崩塌的问题。再者，图案化加热材料层140b的底部愈宽，则蚀刻制程可容忍的制程变异空间更大，也有利于确保步骤43的合格率。另一方面，在步骤45中(参考第15A、15B图)，当加热元件140的底部面积增加时，加热元件140与第一电极130d之间便具有较大的接触面积，在执行步骤45的化学机械研磨时能够防止加热元件140(或图案化加热材料层140b)被剥离的潜在性问题。

根据本发明各种实施方式，在操作50之后，方法1可以选择性的包含其他的操作或步骤，图17-图20绘示操作50之后可选择性进行的其他操作的剖面示意图。

在某些实施方式中，如图17所示，形成保护层180覆盖相变化元件170以及第二电极174。在某些实施例中，保护层180包含第一保护层181以及第二保护层182。第一保护层181可例如为氮化硅或类似材料所制成，第二保护层182可例如为氧化硅或类似材料所制成。

在某些实施方式中，如图18所示，在保护层180中形成至少一第一开口184露出第二电极174。

在某些实施方式中，如图19所示，在保护层180中形成至少一第二开口186露出源极区域106S上方的第一电极130s。

在某些实施方式中，如图20所示，在第一开口184中形成第一垂直互连结构191以及在第二开口186中形成第二垂直互连结构192。第一垂直互连结构191经由第二电极174电性连接相变化元件170，然后再经由加热元件140、第一电极130d以及漏极导电接触结构120d电性连接漏极区域106D。第二垂直互连结构192经由源极导电接触结构120s电性连接源极区域106S。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (9)

1.一种制造相变化记忆体的方法，其特征在于，包含以下操作：

在一半导体基材上形成一介电层以及贯穿该介电层的至少一导电接触结构；

移除该导电接触结构的一部分，以在该介电层中形成一第一凹口，其中该导电接触结构的一剩余部分构成该第一凹口的底部；

形成一第一电极于该第一凹口内，其中该第一电极位于该导电接触结构的该剩余部分上，该第一凹口的剩余空间定义出一第二凹口；以及

在该第二凹口中形成一加热元件以及一填充结构，其中该加热元件从该第一电极向上延伸，且该加热元件的一顶部露出该填充结构，其中在该第二凹口中形成该加热元件以及该填充结构的操作包含：

形成一加热材料层于该介电层上，并填满该第二凹口；

形成一图案化硬遮罩于该加热材料层上，其中该图案化硬遮罩与该第二凹口至少部分重叠；其中形成该图案化硬遮罩于该加热材料层上的步骤包含：

形成具有至少一开孔的一图案定义层于该加热材料层上，其中

该开孔的一侧壁与该第二凹口至少部分重叠，且该开孔暴露出该加热材料层的一部分；

蚀刻该加热材料层，而将该图案化硬遮罩的一图案移转至该加热材料层，而形成一图案化加热材料层，其中蚀刻该加热材料层包含移除該第二凹口内的一部分加热材料层，而形成一第三凹口；

形成一填充层填充该第三凹口；以及

移除一部分的该填充层、该图案化硬遮罩以及一部分的该图案化加热材料层，而形成该加热元件以及该填充结构。

2.如权利要求1所述的制造相变化记忆体的方法，其特征在于，还包含在该加热元件以及该填充结构上形成一相变化元件以及一第二电极，其中该相变化元件位于该加热元件与该第二电极之间。

3.如权利要求1所述的制造相变化记忆体的方法，其特征在于，形成该图案化硬遮罩于该加热材料层的步骤包含：

沉积一硬遮罩材料层覆盖该图案定义层的上表面、该侧壁及该加热材料层的该部分；

移除沉积在该上表面及该部分的硬遮罩材料层的部分，而在该侧壁上形成该图案化硬遮罩；以及

移除该图案定义层。

4.如权利要求1所述的制造相变化记忆体的方法，其特征在于，移除该部分的该填充层、该图案化硬遮罩以及该部分的该图案化加热材料层的步骤包含：

使用一化学机械研磨工序移除该部分的该填充层、该图案化硬遮罩以及该部分的该图案化加热材料层，而暴露出该介电层。

5.如权利要求1所述的制造相变化记忆体的方法，其特征在于，形成该第一电极于该第一凹口内的操作包含：

沉积一第一电极材料层于该介电层上，并填充该第一凹口；

使用一化学机械研磨工序移除位于该第一凹口外的该第一电极材料层；以及

使用一蚀刻工序移除该第一凹口内一部分的该第一电极材料层，而形成该第一电极。

6.如权利要求1所述的制造相变化记忆体的方法，其特征在于，该加热元件的该顶部、该填充结构的一上表面以及该介电层的一上表面齐平。

7.如权利要求2所述的制造相变化记忆体的方法，其特征在于，在该加热元件以及该填充结构上形成该相变化元件以及该第二电极的操作包含：

依序沉积一相变化材料层以及一第二电极材料层于该加热元件、该填充结构以及该介电层上；以及

图案化该相变化材料层及该第二电极材料层，而形成该相变化元件以及该第二电极，其中该相变化元件和该第二电极具有相同的一上视图案。

8.如权利要求1所述的制造相变化记忆体的方法，其特征在于，该第二凹口的深度为30nm至100nm，且该第二凹口的宽度为40nm至90nm。

9.如权利要求1所述的制造相变化记忆体的方法，其特征在于，该加热元件具有一底部，且该底部的宽度为该顶部的宽度的3倍至13倍。

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