CN107817871A - 实时时钟的频率偏移校正精确度 - Google Patents

Abstract

本申请案涉及实时时钟的频率偏移校正精确度。在所描述实例中，一种设备(图4，400)包含：计数器(401)，其经配置以接收参考时钟信号且具有下一状态输入及当前状态输出；多路复用器(405)，其耦合到所述计数器的所述下一状态输入、经配置以响应于计数校正选择控制信号而输出经递增下一状态值及经校正下一状态计数值中的一者；秒数参考电路(431)，其耦合到所述计数器的所述当前状态输出、经配置以输出秒数参考信号；递增器(403)，其耦合到所述计数器的所述当前状态输出、经配置以输出所述经递增下一状态值；及校准补偿电路(417)，其耦合到增大/减小补偿输入信号及所述计数器的所述当前状态输出、经配置以输出所述经校正下一状态计数值及所述计数校正选择控制信号。

Description

实时时钟的频率偏移校正精确度

技术领域

本申请案一般来说涉及数字电路，且更明确地说涉及具有频率偏移校正的实时时钟电路。

背景技术

实时时钟(RTC)广泛地用于其中日期及当日时间或者时间及日历数据的其它使用对于电子装备的有效使用重要的所述电子装备中。实例包含个人计算机及智能电话，其中年、月、日及当日时间数据对于这些装置的功能性是重要的。另外，其它类型的电子装置利用RTC用于时间及潜在地日历数据，例如汽车显示器、可编程家用温控器及工业装备。这些系统中的许多系统需要RTC在全系统(例如个人计算机或汽车电子器件)被断电或者处于休眠或待机模式时仍持续操作(通常利用电池)。

发明内容

在所描述实例中，一种设备包含：计数器，其经配置以接收参考时钟信号且具有下一状态输入及当前状态输出；多路复用器，其耦合到所述计数器的所述下一状态输入、经配置以响应于计数校正选择控制信号而输出经递增下一状态值及经校正下一状态计数值中的一者；及秒数参考电路，其耦合到所述计数器的所述当前状态输出、经配置以输出秒数参考信号。所述设备进一步包含：递增器，其耦合到所述计数器的所述当前状态输出、经配置以输出所述经递增下一状态值；及校准补偿电路，其耦合到增大/减小补偿输入信号及所述计数器的所述当前状态输出、经配置以输出所述经校正下一状态计数值及所述计数校正选择控制信号。

附图说明

图1是图解说明常规RTC的一部分的框图。

图2是图解说明针对时钟脉冲的添加的图1中所图解说明的所选择信号的状态的时序图。

图3是图解说明针对时钟脉冲被阻挡的图1中所图解说明的所选择信号的状态的时序图。

图4是图解说明RTC的预定标器及补偿电路的实例性实施例的框图。

图5以时序图图解说明针对“增大”补偿的图4中所图解说明的所选择信号的状态。

图6以时序图图解说明针对“减小”补偿的图4中所图解说明的所选择信号的状态。

图7是图解说明包含图4中所图解说明的实例性预定标器及补偿电路的实例性RTC电路的框图。

图8是并入有图7中所图解说明的RTC实施例的微控制器集成电路的框图。

图9以流程图图解说明方法实施例。

具体实施方式

不同图中的对应数字及符号通常是指对应部件，除非另有指示。所述各图未必按比例绘制。

术语“耦合”可包含以介入元件进行的连接，且额外元件及各种连接可存在于“耦合”的任何元件之间。

本文中图解说明时序图的各图经绘制使得个别图内的所有信号迹线的时间标度大致相同。个别时序图内的迹线的时间标度大致垂直对准，使得图中所图解说明的所有信号的大致同时发生的状态垂直对准。本文中的时序图表示数字逻辑信号且经绘制具有状态之间的理想转变且不具有电路延迟。仅有的例外是，对于总线信号，总线状态之间图解说明为短转变时间(未按比例绘制)。除非另有指示，否则本文中对振荡器及时钟频率以及时间周期的所有提及均为近似值。

常规RTC通常采用以稳定且已知的频率共振的振荡器电路。振荡器基于电路元件的特性、操作条件、制造变化及其它类型的变化而输出在容差内的恒定频率信号。参考时钟电路将振荡器输出信号转换为频率与振荡器相同或频率为振荡器的输出的倍数的逻辑脉冲流。在一个实例性布置中，逻辑脉冲对将振荡器频率划分成较低频率的数字逻辑计数器进行计时。举例来说，采用常见的32KHz(32,768Hz)晶体作为振荡器且采用以32,768个/秒的近似速率产生脉冲的参考时钟电路的RTC可产生近似1Hz时钟信号。在此实例中，参考时钟电路使用15位二进制计数器。(本文中的数字是十进制的(基数10)，除非另有指示)。以约32,768Hz计时的典型15位二进制计数器将每秒约一次地达到其最大计数值32,767并滚转到计数值零。为每秒约一次地(约1Hz的频率)产生例如逻辑脉冲或边缘转变等事件，通常采用电路来监视计数器状态，例如计数器达到最大计数值。

如上文中所描述的将参考时钟信号划分成较低频率的计数器通常称为RTC的“时钟预定标器”。具有约1Hz的预定标器输出的RTC通常与由预定标器输出启用的1分钟数计数器及由1分钟数计数器输出启用的1小时数计数器一起实施。RTC可采用额外计数器来对较长时间周期(例如天及年)进行计时。常规RTC的实例可不具有用于一些类型的时间周期的单独计数器。举例来说，16位天数计数器跨度超过100年。在此情形中，年数计数器可是不必要的，因为年还可基于从初始日期起经过的天数而计算。

RTC可经实施以产生与传统时钟及日历值(秒、分钟、小时、天等)无关的时间信息。定期唤醒以重复进行任务的过程控制系统可不需要典型时间及日历数据，而是，需要仅维持唤醒时间间隔的RTC。

RTC振荡器的实际频率通常不同于标称晶体频率(在以上实例中，32,768Hz)。标称频率值与实际频率值之间的差异(“频率偏移”)可随时间产生显著时间及日历误差积累。任何RTC振荡器可能都存在频率偏移。常规RTC通常采用补偿电路来通过产生额外时钟脉冲或通过阻挡预定标器内的时钟脉冲而补偿频率偏移。计数因此得以调整以做出校正。

部分地校正频率偏移所需的特定时间增量内的额外参考时钟脉冲数目或受阻挡参考时钟脉冲数目可通过各种方法而确定，所述方法包含在制造或系统设置期间的一次性校准。另外，系统可经实施具有部分地校正因不断改变操作条件而产生的频率偏移的功能性。举例来说，系统可采用温度传感器且含有温度与频率偏移的关系的振荡器表征数据。在此情形中，系统可经实施具有通过以下方式适应温度改变的功能性：在振荡器温度改变时，修改在特定时间增量内将添加或阻挡的时钟脉冲的数目。

预定标器内将添加或阻挡的脉冲的数目通常是基于大于一秒(例如一分钟)的时间周期。针对特定RTC在一分钟周期内将添加或阻挡的参考时钟脉冲的数目是以Hz为单位的频率偏移乘以60秒/分钟的绝对值。将添加或阻挡参考时钟脉冲的决定是基于实际频率是小于还是大于标称频率。对于实际频率低于标称频率的情形，添加上述数目个脉冲将大致校正频率偏移。对于其中实际频率高于标称频率的情形，阻挡上述数目个脉冲将大致校正频率偏移。举例来说，在拥有具有约32,766.41Hz的实际(所测量)频率的标称32,768Hz振荡器的RTC的情形中，频率偏移为约1.59Hz(32,768Hz减去32.766.41)，且一分钟内将添加的脉冲的数目为95(1.59Hz乘以60秒并四舍五入为整数)。

对于采用温度补偿的系统，频率偏移随温度改变而修改，如上文中所描述。基于经修改频率偏移，对将阻挡或添加的脉冲的数目的计算及关于将添加或阻挡脉冲的决定可随温度改变而重复。关于在系统操作期间何时执行温度补偿的决定是取决于系统实施方案。

添加或阻挡时钟脉冲的功能可使用为RTC振荡器的频率的一半的时钟。举例来说，以上实例中的32kHz参考时钟信号可用于利用单个触发式除法器来产生16kHz时钟。产生16kHz时钟的触发器通常为最低有效预定标器位。更高阶位(除最低有效位之外的所有位)利用16KHz时钟而计时。对于其中使用具有参考时钟信号的频率的一半的时钟来添加及阻挡脉冲的情形，将添加或阻挡的脉冲的数目为上文中针对参考时钟修改所描述的计算的数目的约一半。

图1是实例性常规RTC的一部分的框图。电路100是经实施具有15个D型触发器及时钟修改电路109的15位预定标器。在图1的实例中，标示为“参考时钟”的信号标称地为32kHz信号。参考时钟频率由触发器101简单地划分以产生图1中标示为“半参考时钟”的16kHz时钟。图1的块109修改半参考时钟信号的脉冲流，从而输出图1中标示为“经修改时钟”的信号上的经修改脉冲流。当图1中标示为“阻挡脉冲”的信号为逻辑高且图1中标示为“添加脉冲”的信号为逻辑低时，块109从16kHz时钟脉冲流移除脉冲。当添加脉冲信号为逻辑高且阻挡脉冲信号为逻辑低时，块109将额外脉冲插入到16kHz时钟脉冲流中。当添加脉冲信号及阻挡脉冲信号两者均为逻辑高或逻辑低时，块109将来自半参考时钟信号的所有脉冲传递到经修改时钟信号(无时钟修改)。触发器101、103及105是预定标器的3个最低有效位，且触发器107是预定标器的最高有效位。虽然未图解说明其余11个触发器及互连件，但其等是存在的，如由105与107之间的一连串点所指示。触发器101是最低有效预定标器位及用于参考时钟信号的除法器。跟随32kHz时钟的每一作用边缘，15位预定标器状态传播到标示为“计数(0:14)”的15位总线。图1中标示为“计数(0)”、“计数(1)”、“计数(2)”及“计数(14)”的信号分别是计数(0:14)总线上的值的最低有效、第二最低有效、第三最低有效及最高有效位。添加脉冲信号及阻挡脉冲信号由实施频率偏移校正功能的RTC电路(未展示)在图1外部产生。

常规RTC可包含用于预定标器的复位信号，为使阐释简单化，图1中未图解说明所述复位信号。

图2是图解说明图1的电路100的所选择信号的状态的时序图200。图2图解说明其中时钟脉冲被添加到经修改时钟脉冲流的情形。迹线213图解说明由图1中的触发器101产生的半参考时钟脉冲流。在电路100(参见图1)外部的电路产生添加脉冲信号及阻挡脉冲信号(图2中分别为迹线209及211)。添加脉冲信号在其中发生时钟操纵的半参考时钟循环期间脉冲地调节为逻辑高(阻挡脉冲信号为逻辑低)。结果是，时钟修改电路(图1的块109)移除迹线213中的脉冲(图2中的事件217)且在经修改时钟脉冲流(图2中的迹线215)中插入两个较短持续时间脉冲(图2中事件219及221)。经修改时钟脉冲流提供对预定标器(图1中所图解说明)的14个最高有效位的计时。图1的信号计数(0)、计数(1)及计数(3)(分别为图2的迹线203、205及207)不符合参考时钟信号的两个循环的正常单调增大计数模式(图2的迹线201)，此归因于图2的迹线215中所图解说明的时钟操纵。正常计数模式在图2中的事件223处恢复，其中计数值已递增2(当与事件223处在不具有迹线215中所图解说明的时钟操纵的情况下原本可能的值相比时)。

图3是图解说明图1的电路100中所图解说明的所选择信号的状态的时序图300。图3图解说明其中半参考时钟信号脉冲流的脉冲受阻挡的情形。阻挡脉冲信号及添加脉冲信号(图3中分别为迹线311及309)在电路100(参考图1)外部产生。阻挡脉冲信号在其中发生时钟操纵的半参考时钟循环(图3的迹线313)期间脉冲地调节为逻辑高(添加脉冲信号为逻辑低)。结果是，在产生经修改时钟信号(图3的迹线315)时，时钟修改电路(图1的块109)从半参考时钟脉冲流移除脉冲(图3中的事件317)。经修改时钟信号提供预定标器(图1中所展示)的14个最高有效位的时序。

在图3中，图1的信号计数(0)、计数(1)及计数(3)(分别为迹线303、305及307)不符合参考时钟信号的两个循环的正常单调增大计数模式(图3中的迹线301)。此归因于图3的迹线315中所图解说明的时钟操纵。上文中所描述的时钟脉冲的移除导致预定标器的所有位(最低有效位除外)针对参考时钟信号的两个循环停止递增。正常计数模式在时钟边缘处恢复(图3中的事件319)，其中计数值已被减小2(与事件319处在不具有图3的迹线315中所图解说明的时钟操纵的情况下原本可能的计数值相比)。

通过添加及阻挡预定标器内的时钟脉冲的常规方法可校正的最大频率偏移取决于：在特定时间周期内RTC可添加或阻挡的时钟脉冲的最大数目；RTC完成校正的一个循环(校正循环)的时间跨度；及正修改的时钟脉冲流的标称频率。校正循环通常被连续地重复，其中在连续校正循环之间基本没有延迟。举例来说，经实施以在1分钟校正循环期间以每秒至多4个脉冲来添加或阻挡时钟脉冲的RTC频率偏移校正功能每分钟可添加或阻挡至多240个时钟脉冲(4个脉冲/秒乘以60秒/分钟)。在其中参考时钟频率标称地为32kHz且脉冲正被添加(或被阻挡)到通过划分参考时钟(如上文中所描述)而产生的标称16kHz时钟脉冲流的情形中，最大频率校正分数为约±240个脉冲/分钟除以如下数量：16,384个脉冲/秒乘以60秒/分钟。因此，最大频率校正为约±0.0244％或百万分之±244(ppm)。

通过添加及阻挡预定标器内的时钟脉冲的常规方法可校正的最小非零频率偏移取决于：每一校正循环内可添加或阻挡的时钟脉冲的最小数目(零除外)；及正修改的时钟脉冲流的标称频率。基于上文所描述的实例，标称16kHz时钟脉冲流内可添加或阻挡的每分钟最小脉冲数目(零除外)为1。最小非零频率校正分数为约±1个脉冲/分钟除以如下数量：16,384个脉冲/秒乘以60秒/分钟，结果为约±0.0001％或±1ppm。另外，可通过上文中所描述的常规RTC执行的频率校正的离散递增也相隔约1ppm。举例来说，每分钟70个所添加或所阻挡脉冲的校正循环产生71.2ppm的近似校正。每分钟71个所添加或所阻挡脉冲的校正循环产生72.2ppm的近似校正。

上文中所描述的常规RTC采用异步计数器及时钟操纵来修改计数器操作期间的计数序列。异步电路拓扑及一些时钟操纵方法通常一起或个别产生不与当前用于电路合成、扫描测试插入及自动测试程序产生(ATPG)的常见工具兼容的电路。因此，这些电路的制造测试及检验程序的开发通常涉及定制测试方法及显著人力，从而通常导致电路的若干部分在电路制造期间无法在合理时间量内进行测试。另一选择为，实时时钟电路的测试可花费几周来完成，从而增大成本且减小制造及测试过程的吞吐量。

图4是包含用以补偿频率偏移的电路的实时时钟预定标器400的实例性实施例的框图。补偿通过在单个参考时钟循环中将经修改状态加载到预定标器中而实现。取决于频率偏移的量值，在多个时钟循环内重复地执行预定标器的加载。在图4中所图解说明的实例中，参考时钟标称地为32kHz；然而，参考时钟可使用其它计时频率。实施例实时时钟预定标器完全同步。用于补偿计数器值的方法是在接收参考时钟时给计数器寄存器加载各种值。另外，实施例实时时钟电路不采用时钟操纵，例如添加及阻挡时钟脉冲。在不具有时钟操纵的情况下通过利用完全同步设计方法，实施例完全与扫描测试插入、ATPG工具及在设计集成电路中当前使用的电路合成设计技术兼容。因此，实时时钟预定标器可用于可移植到各种半导体制造过程节点的设计库或可重复使用IP库中，从而使用自动测试模式产生(ATPG)来检验所制造电路的适当操作，而不需要定制或手动测试模式产生及测试。因此，使用所述实施例会降低制造成本且减少测试时间，并通过确保使用稳健且综合的测试模式而进一步增加可靠操作。相比之下，先前方法中所使用的手动测试无法必要地实现稳健测试的相同电平。

图4中所图解说明的实例性实施例是基于15位预定标器。预定标器状态存储于15位寄存器中，所述寄存器实施为15个D型触发器。块403对图4中标示为“当前状态(0:14)”的总线上的15位值执行递增1功能。经递增值在图4中标示为“经递增下一状态(0:14)”的总线上输出。在通过标示为“参考时钟”的信号计时时，预定标器寄存器401与块403耦合以形成典型同步计数器。当多路复用器405经配置以利用图4中标示为“下一状态(0:14)”的总线将块403耦合到预定标器寄存器401的15位数据输入时，计数器递增。在额外实例中，计数可存储于除预定标器寄存器401之外的装置中。计数不一定要以单调方式进行。形成例如线性反馈移位寄存器(LFSR)、移位寄存器及其它重复模式产生器等重复可预测模式的装置可用作单调增大计数器的替代形式。

在图4的实例中，参考时钟信号的频率标称地为32kHz且如下文在图7的说明中所描述而产生。时钟信号是处于32kHz时钟频率的逻辑脉冲流。在替代实施例中，可使用其它频率时钟(包含并非2的整数幂的频率)，只要相应地调整图4中所图解说明的电路即可。

对于32kHz参考时钟的情形，当“当前状态(0:14)”总线上的输入为32,767(无符号15位数的最大值)时，递增电路403产生零值输出。电路400产生图4中标示为“秒数参考”的输出信号上的近似1Hz参考。在图4的实例性电路400中，近似1Hz参考是比较器431所产生的秒数参考信号上的脉冲。比较器431将15位当前状态(0:14)总线上的当前状态的值与值32,767进行比较，值32,767是预定标器计数器将达到的最大值。在32kHz参考时钟的情况下，此值将约每秒发生一次。注意，可使用比较器431的其它输入值，只要计数值等效于约每秒重复一次的目标模式即可。举例来说，可全部使用零。

为使图解简单化，图4中展示预定标器寄存器401的15个触发器中的三个触发器。这些触发器是存储状态寄存器的2个最低有效位的触发器411及413以及存储最高有效位的触发器415。虽然未明确图解说明其余12个触发器及对应互连件，但其等是存在的，如由413与415之间所展示的一连串点所指示。在图4的实例中，预定标器寄存器401利用D型触发器。在替代实施例中，其它类型的存储元件可被采用，且可需要不同于本文中所描述的互连件及控制功能性的互连件及控制功能性。实例性实施例还可包含用于预定标器寄存器401的复位信号。为使阐释简单化，图4中未图解说明此复位信号。

图4的校准补偿电路417控制对预定标器值的调整以补偿振荡器频率偏移。图4中所图解说明的实例是基于每分钟完成频率偏移校正的一个完整循环的校准补偿电路417。在一分钟循环内，校准补偿电路417每秒执行至多4个校正事件达最多60秒，从而产生每分钟最少零个校正事件及最多240个校正事件。校正事件的数目在60秒校正循环的每一秒中可从最小0到最大4地变化。在替代实施例中，校正循环的长度及每校正循环的校正事件的最小及最大数目可各自不同于以上实例，或可是可变的。另外，在替代实施例中，校正循环可不被划分若干次递增，或校正循环可被划分成不同于秒的递增。

在系统制造、设置或维护期间可确定振荡器频率偏移。还可通过自动或手动手段在其它时间确定振荡器频率偏移。为部分地校正振荡器频率偏移及减小RTC内的所积累时间及日历误差，频率偏移可被转换为将在一个校正循环内执行的校正事件的数目以及校正事件的类型。校正事件的类型在本文中称为“增大”补偿或“减小”补偿。下文描述两种类型的校正事件，其中预定标器实施例的实例与如图4中所图解说明的同步计数器一起实施。“减小”补偿用于大于标称频率的实际(所测量)振荡器频率，且“增大”补偿用于小于标称频率的实际振荡器频率。

两个数据值(每校正循环将执行的校正事件的数目及校正事件的类型)可存储于系统的非易失性存储器中或存储于RTC内的存储器中。在图4的实例中，这些数据值分别放置于标示为“补偿值(0:7)”的8位总线及标示为“增大/减小补偿”的信号上，如下文中在图7的说明中所描述。

使用RTC的系统可采用温度传感器且可含有温度与频率偏移的关系的振荡器表征数据。所述系统可经实施以在振荡器温度随时间改变时修改每校正循环将执行的校正事件的数目及校正事件的类型，从而产生在开始校正循环之前被放置于补偿值(0:7)总线及增大/减小补偿信号上的这些经修改值。

在当前一分钟校正循环中将要执行的校正事件的数目是补偿值(0:7)总线上的到电路400的输入。在替代实施例中，补偿值(0:7)总线可超过或少于8个位以适应不同于实例性实施例的每校正循环的校正事件的最大数目。一分钟校正循环的开始是在图4中标示为“校准逻辑复位”的信号被断言时开始。在一分钟循环期间将执行的校正的类型由增大/减小补偿信号指示。在此实例性实施例中，当增大/减小补偿信号为逻辑高时，当前校正循环内的每一校正事件将致使当前预定标器状态在参考时钟信号的一个循环(“增大”补偿)期间递增2。对于这些校正事件，当前状态(0:14)总线上的当前预定标器状态递增2，且所得值放置于图4中标示为“经校正下一状态(0:14)”的15位总线上。当增大/减小补偿信号为逻辑低时，当前校正循环内发生的每一校正事件将致使预定标器在参考时钟信号的一个循环(“减小”补偿)期间不递增。对于这些校正事件，当前状态(0:14)总线上的当前预定标器状态在未进行修改的情况下被传送到经校正下一状态(0:14)总线。补偿值(0:7)总线及增大/减小补偿信号由在图4的电路400外部的电路产生，如下文所描述。

校准补偿电路417利用图4中所图解说明的标示为“计数校正选择”的信号来控制多路复用器405。对于其中不发生校正事件的参考时钟循环，计数校正选择信号被设定为逻辑低。当计数校正选择信号为低时，多路复用器405选择经递增下一状态(0:14)总线。对于其中发生校正事件的时钟循环，计数校正选择信号被设定为逻辑高。当计数校正信号为逻辑高时，多路复用器405选择由校准补偿电路417产生的经校正下一状态总线(0:14)，如上文中所描述。多路复用器405的输出耦合到预定标器寄存器401的数据输入，且为将由参考时钟信号的下一作用边缘计时到预定标器寄存器401中的状态。校准补偿电路417可利用状态机或用以执行上文中所描述的预定标器值校正操作的其它类型的电路而实施。校准补偿电路417可使用微控制器或其它可编程装置而实施。

图5以时序图500图解说明图4中所图解说明的所选择信号的状态。在图5中，展示其中针对“增大”补偿而发生预定标器计数校正事件的实例。在图5中所图解说明的实例中，预定标器状态在两个连续参考时钟循环之间的转变期间从值8192转变为值8194。(相比之下，对于其中不发生校正事件的情形，预定标器计数器将从8192转变为8193)。增大/减小补偿信号(图5的迹线507)处于指示校正为“增大”补偿的逻辑高状态。计数校正选择信号(图5的迹线511)在参考时钟的特定循环(图5的迹线501)之前从低转变为高。在图5的实例中，校正事件发生于参考时钟的紧接在其中计数校正选择信号转变为逻辑高的参考时钟循环后的上升边缘(图5的事件515)处。在紧接在事件515前的参考时钟循环中，校准补偿电路(图4的块417)已将当前状态(0:14)总线(图5的迹线503)的递增2的值(值8194)放置于经校正下一状态总线(0:14)上，如图5中的迹线509中所图解说明。此外，在事件515之前，计数校正选择信号切换图4的多路复用器405，从而致使经校正下一状态总线(0:14)的状态(即，值8194)被放置于下一状态(0:14)总线(图6的迹线513)上。在事件515处，下一状态(0:14)总线上的值8194被计时到预定标器寄存器(图4的401)中。迹线503图解说明当前状态(0:15)总线(及因此预定标器寄存器当前状态)在完成针对低于标称频率的实际参考时钟频率的“增大”补偿的两个连续参考时钟循环之间的转变(图5中的事件515)期间已从值8192转变为值8194。在图5的实例中，在紧接在事件515后的下一作用参考时钟边缘处，预定标器递增到8195，如迹线503中所图解说明。

图6以时序图600图解说明关于其中针对“减小”补偿而发生预定标器计数校正事件的实例的图4中所图解说明的所选择信号的状态。在图6中所图解说明的实例中，预定标器状态针对两个连续参考时钟循环为值8192。(相比之下，对于其中不发生校正事件的情形，预定标器计数器在转变为这两个连续时钟循环中的第二个时钟循环期间将从值8192递增到值8193)。增大/减小补偿信号(图6的迹线607)处于指示校正类型为“减小”补偿的逻辑低状态。计数校正选择信号(图6的迹线611)在参考时钟的特定循环(图6的迹线601)之前从低转变为高。在图6的实例中，校正事件发生于参考时钟的紧接在其中计数校正选择信号转变为逻辑高的参考时钟循环后的上升边缘(图6的事件615)处。在紧接在事件615前的参考时钟循环中，校准补偿电路(图4的块417)已将当前状态(0:14)总线(图6的迹线603)的未经修改值(8192)放置于经校正下一状态总线(0:14)上，如图6中的迹线609中所图解说明。此外，在事件615之前，计数校正选择信号切换图4的多路复用器405，从而致使经校正下一状态总线(0:14)的状态(即，值8192)被放置于下一状态(0:14)总线(图6的迹线613)上。在事件615处，下一状态(0:14)总线上的值8192被计时到预定标器寄存器(图4的401)中。迹线603图解说明当前状态(0:15)总线(及因此预定标器寄存器当前状态)关于完成针对大于标称频率的实际参考时钟频率的“减小”补偿的两个连续参考时钟循环具有值8192。在图6的实例中，在预定标器完成具有状态8192的两个连续参考时钟循环之后，接着在下一参考时钟循环中将状态8192递增到8193，如迹线603中所图解说明。

如上文中所描述，图4中所图解说明的实例性实施例在60秒的校正循环期间每秒执行至多4个校正事件，从而每分钟产生最多240次校正。校正循环被连续地重复，其中在连续校正循环之间基本没有延迟。单个预定标器计数值的校正事件发生于32kHz参考时钟的一个循环内。因此，实例性实施例的最大频率校正分数为约±240计数/分钟除以如下数量：32,768计数/秒乘以60秒/分钟，结果为约±0.0122％或±122ppm。最小非零频率校正分数为约±1计数/分钟除以如下数量：32,768计数/秒乘以60秒/分钟，结果为约±0.000051％或±0.51ppm。另外，可由上文中所描述的实例性实施例执行的频率校正的离散递增也相隔约0.51ppm。举例来说，每分钟70次校正的校正循环产生35.60ppm的近似校正，且每分钟71次校正的校正循环产生36.11ppm的近似校正。

对每分钟将执行的校正事件的数目的计算及校正类型(“增大”或“减小”补偿)的确定利用类似于针对常规RTC所描述的方法的方法而做出。对于实例性实施例，其中每分钟将执行的校正的数目是以Hz为单位的频率偏移乘以60秒/分钟(即，校正循环的长度)得出的绝对值。校正类型的确定是基于实际(所测量)振荡器频率大于还是小于标称振荡器频率而做出。对于实际频率低于标称频率的情形，校正类型为“增大”补偿。对于实际频率高于标称频率的情形，校正类型为“减小”补偿。应注意，可利用振荡器或参考时钟频率来确定频率偏移。对于采用用于频率偏移校正的温度补偿的系统，每校正循环的校正事件的数目及校正类型可随振荡器温度改变由系统修改。

用以补偿频率偏移的预定标器及电路的替代实施例可经实施以实现大于以上实例的最大频率校正分数及小于以上实例的最小非零频率校正分数。通过增大校正循环(在以上实例中，一分钟)内校正事件的最大数目(例如与在以上实例中每秒四次相比，每秒执行至多8个校正事件)可实现更大的最大频率校正分数。通过增大校正循环(其中可发生一个校正事件的非零最小值)的时间周期可实现更低的最小非零频率校正分数。

替代实施例可利用频率偏移补偿的不同方法而实施。上文中所描述的实例是基于在60秒校正循环期间每秒发生至多四次的校正事件。每一校正事件在单个参考时钟循环中保持预定标器状态或跳过单个预定标器状态。用于频率偏移补偿的不同方法可包含但不限于以下各项：超过或小于60秒或者具有可变时间长度的校正循环；校正事件在时间周期(例如一秒)内每秒的发生频率超过或小于四次或者可变事件数目；每一校正事件横跨一个以上参考时钟循环或可变数目个时钟循环；校正事件在一或多个参考时钟循环内跳过多个预定标器状态；及校正事件针对多个参考时钟循环保持预定标器状态。

采用类似于本文中所描述的实例性实施例的具有用以补偿频率偏移的电路的预定标器准许利用电路合成、扫描测试插入及自动测试程序产生(ATPG)工具来产生电路制造测试程序，从而具有潜在最低开发成本、所制造的每个电路具有潜在最小测试时间且具有潜在较高故障覆盖。另外，当采用不具有时钟操纵的完全同步电路时，实例性实施例针对特定校正循环周期(例如一分钟)及特定振荡器频率(例如32kHz)可实现的最小频率校正及频率校正的离散递增可比先前方法改进约两倍。

图7是实例性RTC电路700的框图。RTC电路700采用用以补偿上文中在图7中的块701中所描述的频率偏移的实例性预定标器及电路。块701表示对应于图4的实时时钟预定标器电路400的电路。实例性RTC 700分别采用个别计数器块703、705、707及709来对秒、分钟、小时及天进行计数。这四个块及块701由图7中标示为“参考时钟”的信号计时。下文描述参考时钟的产生。标示为“秒数参考”、“分钟数参考”、“小时数参考”及“天数参考”的信号分别每秒一次、每分钟一次、每小时一次及每天一次脉冲地调节为经断言逻辑状态，以使得秒数计数器、分钟数计数器、小时数计数器及天数计数器在参考时钟的下一作用边缘上递增1。秒数计数器703每分钟一次从值59滚转到0。分钟数计数器705每小时一次从值59滚转到0。小时数计数器每天一次从值23滚转到0。天数计数器每平年一次从值365滚转到1。应注意，为使阐释简单化，RTC 700未图解说明执行致使天数计数器从值366滚转到1(针对闰年)的功能的电路。然而，采用维持日历的能力的RTC通常采用用以在闰年将天数计数器递增到366天的电路。

图7的块721是RTC控制及接口电路。RTC通常用作主机处理器的外围设备。块721经绘制具有用于主机处理器介接的标示为“中断”、“地址总线”及“数据总线”的信号群组(725)。RTC的替代实施例可经做出以利用不同于图7中所图解说明的信号的信号来介接不同类型的处理器及非处理器电路，例如状态机。在图7中，RTC电路700作为可寻址组件用双向数据总线耦合于地址总线上以允许主机处理器从电路700内的寄存器位置进行读取及写入到电路700内的寄存器位置。

图7的块721输出标示为“补偿值(0:7)”、“增大/减小补偿”及“校准逻辑复位”的信号群组727。信号群组727是到校准补偿电路块701的输入，所述校准补偿电路块包含校准补偿电路(例如，图4的块417)及如先前在图4、5及6的说明中所描述的功能。

图7的块721还耦合到计数器703、705、707及709，使得每一计数器的当前状态可由主机处理器或其它类型的外部电路读取。另外，耦合到这些计数器的当前状态允许块721经实施具有包含以下各项的功能性：基于时间及日历值的中断产生；及确定何时执行每年时间调整(例如夏令时及标准时)。

对于一些实例性实施例，图7的块721采用使得主机处理器或其它类型的外部电路可将数据传送到RTC及配置RTC功能性的电路。实例包含：传送用于补偿值(0:7)总线的数据以及增大/减小补偿信号和初始时间及日历值；及配置RTC功能性，例如基于时间及日历状态的中断产生规则(实例是每日午夜及中午的中断产生)及用于在冬季时间系统与夏季时间系统之间进行切换的规则。

为使图解简单化，图7未图解说明用以将值加载到计数器703、705、707及709中的电路。将值加载到这些计数器中可在系统为最初设置且用以校正因误差积累、电池电力损失或其它原因而产生的RTC时间及日历值时进行。

图7图解说明耦合到块721的外部晶体723。对于此实例，块721采用与晶体723共振的振荡器电路及耦合到振荡器的电路，所述电路利用可由RTC 700的数字电路元件采用的逻辑电平来产生参考时钟信号。

图8是微控制器集成电路(IC)801的框图。晶体805及群组信号803(地址、数据及控制)图解说明为在IC 801外部。IC 801包含上文中所描述的耦合到晶体805及微控制器CPU809的实例性RTC(块807)。RTC块807表示对应于先前所描述的图7的框图700的电路。微控制器IC通常包含一或多个存储器块及多个外围设备。内部存储器块图解说明为块811及813，且内部外围设备图解说明为块815及817。IC 801的实例性实施例中可存在的额外存储器及外围块由811与813之间的点及815与817之间的点指示。IC 801的实例性实施例可经做出具有少于2个存储器块及少于2个外围设备。分别的地址总线819及数据总线821以及中断信号823图解说明为耦合到CPU、RTC、存储器及外围设备并且可在IC外部使用(只不过中断信号不耦合到存储器块)。如上文中所描述，地址总线及数据总线在RTC与CPU之间传送实践、日历、频率偏移校正、配置及其它数据。中断信号由RTC用来通知CPU已发生预定义及可配置事件。为使图解及阐释简单化，框图801未图解说明在典型微控制器IC中采用的若干块及信号。

为使图解简单化，图7及8未图解说明可用于给RTC供电的外部电池。

实例性实施例RTC可经实施而以包含于具有一个以上RTC(通常为2个RTC)的电路布置中的不同电压电平操作。在其中系统内采用两个RTC的情形中，一个实施例RTC可经优化而在系统被断电或处于待机状态时以通常由电池供电的低电压进行操作(具有低电力消耗)。系统内的第二实施例RTC可以与IC或系统的其它部分相同的较高电压电平进行操作。在此情形中，当系统在操作状态与待机或断电状态之间进行转变时，时间及日历值以及RTC设定通常将在2个RTC之间传送。

所展示的实例性实施例电路可以多种方式实施。举例来说，图4中的实时时钟预定标器可实施为独立电路；实施为具有额外功能的集成电路上的逻辑门；实施为在设计集成电路(例如，专用集成电路(ASIC))中使用的可重复使用设计库的一部分；实施为用户可编程装置(例如，现场可编程门阵列(FPGA)或复杂逻辑可编程装置(CPLD))的一部分；实施为可执行指令与逻辑门的混合体；或实施为使用离散装置(例如，寄存器、逻辑门及多路复用器)实施的电路板上的电路。类似地，图7的实时时钟电路实施例可实施为独立集成电路；实施为设计库中的可重复使用设计元件；实施为FPGA或CPLD上的另一集成电路的一部分；或实施为用于处理器的可执行指令与逻辑门的混合体；或者可利用集成电路上的处理器核心而实施。所述实施例可用于电路设计库中，所述电路设计库被完全参数化以用于由一或多个已知半导体制作设施进行制造。

图9是方法实施例900的流程图。方法在步骤901处开始，其中响应于接收到参考时钟而将计数器值更新为下一状态。在步骤902处，执行比较。如果已接收到指示校正循环的开始的校准逻辑复位，那么所述比较为真，方法过渡到步骤904。在步骤904处，将补偿值(0:7)总线上的数据传送到指定为“校正事件计数”的存储位置，且将增大/减小补偿信号上的数据传送到指定为“校正类型”的存储位置，且方法过渡到步骤903。在上文中所描述的实时时钟电路实例性实施例中，校准逻辑复位每分钟产生一次。此发生于方法900外部。在替代布置中，校正循环以及校准逻辑复位的连续发生之间的时间可超过或少于一分钟。返回到步骤902，如果所述比较为假，那么方法也过渡到步骤903。

在步骤903处，执行比较。如果满足用于秒数参考的条件，那么所述比较为真，且方法过渡到步骤909。在上文中所描述的实时时钟电路实施例中，在计数值等于常数(例如32,727)时，此条件为真。在替代布置中，可使用其它计数值。只要计数值在计数循环中每秒发生一次，便可使用计数值。在步骤909处，秒数参考信号为输出，且方法接着过渡到步骤905。返回到步骤903，如果所述比较为假，那么方法也过渡到步骤905。

在步骤905处，做出比较。如果在步骤901中更新的计数器值等于指示下一时钟循环为潜在校正事件的预定义值，那么所述比较为真，且方法过渡到步骤906。在上文中所描述的实时时钟电路实例性实施例中，每秒存在四个潜在校正事件。因此，举例来说，指示下一时钟循环为潜在校正事件的预定义计数器值可为0、8192、16,384及24,576。在替代布置中，可采用其它方法来指示潜在校正事件，例如独立于预定标器计数器的额外计数器，对于其中每秒发生4个潜在校正事件的实施例，所述额外计数器每秒产生四次脉冲。在步骤906处，做出比较。如果校正事件计数不是指示当前潜在校正事件将产生预定标器校正的零，那么所述比较为假，且方法过渡到步骤907。

返回到步骤905，如果所述比较为假，那么方法过渡到步骤913。返回到步骤906，如果所述比较为真，那么方法也过渡到步骤913。在步骤913处，下一状态设定为当前状态递增1。通过执行递增1，不进行调整，且所得值为单调增大序列中的下一连续值。方法从步骤913过渡到步骤901。

在步骤907处，校正事件计数存储位置(参见步骤904)中所含有的值递减1并传回到存储位置，且方法过渡到步骤908。

在步骤908处，做出比较。如果放置于校正类型存储位置(参见步骤904)中的值指示“减小”补偿校正类型，那么所述比较为真，且方法过渡到步骤915。在步骤915处，下一状态与当前状态相同，即，值不递增。通过执行此调整，在一或多个时钟循环内负向调整计数器。方法从步骤915过渡到步骤901。

返回到步骤908，如果所述比较为假，即，指示“增大”补偿校正事件，那么方法过渡到步骤911。在步骤911处，将下一状态调整为当前状态递增2。以此方式，通过一或多个时钟循环内的一个时钟循环正向调整计数。方法从步骤911过渡到步骤901。

方法从步骤915、步骤913及步骤911返回到步骤901并继续。以此方式，执行用于操作实时时钟的同步方法。由于不使用异步时钟插入且由于方法可实施为完全同步电路，因此这两者与自动测试模式产生及电路合成兼容。电路可通过设计工具自动地合成并进行更全面的测试，此在使用异步计数及时钟插入技术(如在先前已知类似实时时钟电路及方法中)时是不可能的。

注意，图9的实例性实施例中所图解说明的步骤次序图解说明一种执行所述方法的方式。替代实施例可使用不同步骤次序而形成。步骤903中的秒数参考比较可与其它步骤并行执行及独立于其它步骤而执行；而905、906中的比较可同时执行或以不同于图9的实例中所展示的次序而执行。

在所描述实例中，一种设备包含：计数器，其经配置以接收参考时钟且具有下一状态输入及当前状态输出；多路复用器，其耦合到所述计数器的所述下一状态输入、经配置以响应于计数校正选择控制信号而输出经递增下一状态值及经校正下一状态计数值中的一者。所述设备进一步包含：秒数参考电路，其耦合到所述计数器的所述当前状态输出、经配置以输出秒数参考信号。所述设备进一步包含：递增器，其耦合到所述计数器的所述当前状态输出、经配置以输出所述经递增下一状态值；及校准补偿电路，其耦合到增大/减小补偿输入信号及所述计数器的所述当前状态输出、经配置以输出所述经校正下一状态计数值及所述计数校正选择控制信号。

在另一实例中，所述设备包含：其中所述秒数参考电路进一步包含比较器，所述比较器将所述计数器的所述当前状态输出与对应于约1秒的计数值进行比较。

在又一实例中，所述设备包含具有为32kHz的标称操作频率的所述参考时钟。在又一实例中，在所述设备中，所述秒数参考电路进一步包含比较器，所述比较器将所述计数器的所述当前状态输出与计数值进行比较。在另一实例中，在所述设备中，所述秒数参考输出信号由比较器输出，所述比较器将所述计数值与32,767进行比较。

在又一实例中，所述设备包含具有由所述参考时钟计时的触发器的所述计数器。在另一实例中，所述设备包含进一步经耦合以接收补偿值的所述校准补偿电路。

在又一实例中，所述设备包含响应于补偿值及所述增大/减小补偿输入信号而增大到大于所述计数器的所述当前状态输出的值的所述经校正下一状态计数值。

在另一实例中，所述设备包含响应于所述增大/减小补偿输入信号而设定为所述计数器的所述当前状态输出的所述值的所述经校正下一状态。在另一实例中，在所述设备中，所述补偿值为8位值。

在另一所描述实例中，一种集成电路包含：微处理器，其耦合到地址总线及数据总线；多个存储器块，其耦合到所述地址总线及所述数据总线且存储可由所述微处理器执行的指令；实时时钟电路，其耦合到所述地址总线及所述数据总线，所述实时时钟电路进一步包含：实时时钟秒数计数器，其耦合到秒数参考信号且响应于参考时钟输入而对秒进行计数；实时时钟分钟数计数器，其耦合到所述实时时钟秒数计数器且响应于所述参考时钟输入而对分钟进行计数；及实时时钟小时数计数器，其耦合到所述实时时钟分钟数计数器且响应于所述参考时钟输入而对小时进行计数。所述集成电路进一步包含：实时时钟预定标器电路，其输出所述秒数参考信号，所述实时时钟预定标器电路进一步包含：计数器，其经配置以输出当前状态计数值、具有下一状态输入且由时钟基于参考时钟而计时；多路复用器，其耦合到所述计数器且经配置以输出所述下一状态输入、经配置以响应于计数校正选择信号而输出经递增下一状态值及经校正下一状态值中的一者；秒数参考电路，其耦合到所述计数器的输出及计数值，且经配置以输出所述秒数参考信号；递增器，其耦合到所述计数器、经配置以输出所述经递增下一状态值；及校准补偿电路，其耦合到所述计数器、且经耦合以接收补偿值及增大/减小补偿输入信号、且耦合到所述参考时钟输入、经配置以输出所述经校正下一状态值及所述计数校正选择信号。

在另一实例中，所述集成电路包含所述实时时钟预定标器电路，所述实时时钟预定标器电路进一步包含为由所述参考时钟计时的15位寄存器的所述计数器。

在另一替代实例中，所述集成电路包含耦合到外部晶体振荡器的所述参考时钟。在又一实例中，在所述集成电路中，所述参考时钟具有为32kHz的频率。

在又一实例中，在所述集成电路中，所述校准补偿电路响应于所述增大/减小补偿输入而输出增大到高于所述当前状态计数值的所述经校正下一状态值。在又一实例中，在所述集成电路中，所述校准补偿电路响应于所述增大/减小补偿输入信号而输出维持处于所述当前状态计数值的所述经校正下一状态值。

在又一实例中，在所述集成电路中，所述多路复用器响应于所述计数校正选择信号而输出为所述当前状态计数值增大1的所述经递增状态值。在又一实例中，在所述集成电路中，所述秒数参考电路在所述当前状态值等于32,767时输出所述秒数参考信号。

在一种实例性方法中，所述方法包含：接收参考时钟；响应于所述参考时钟而用下一状态计数值更新计数器；确定是否满足秒数参考条件，并响应于所述确定而输出秒数参考信号；确定是否存在增大/减小补偿信号；响应于不存在所述增大/减小补偿信号而将所述下一状态计数值设定为所述计数器的经递增当前状态；确定补偿值是否大于零；响应于存在所述增大/减小补偿信号且所述补偿值为零而将所述下一状态计数值设定为所述计数器的当前计数值；及响应于存在所述增大/减小补偿信号且所述补偿值为非零而将所述下一状态计数值设定为所述计数器的按调整值正向调整的当前计数值。在另一实例性方法中，所述方法重复进行。

修改在所描述实施例中为可能的，且其它实施例在权利要求书的范围内为可能的。

Claims (20)

1.一种设备，其包括：

计数器，其经配置以接收参考时钟信号且具有下一状态输入及当前状态输出；

多路复用器，其耦合到所述计数器的所述下一状态输入、经配置以响应于计数校正选择控制信号而输出经递增下一状态值及经校正下一状态计数值中的一者；

秒数参考电路，其耦合到所述计数器、经配置以输出秒数参考信号；

递增器，其耦合到所述计数器的所述当前状态输出、经配置以输出所述经递增下一状态值；及

校准补偿电路，其耦合到增大/减小补偿输入信号及所述计数器的所述当前状态输出、经配置以输出所述经校正下一状态计数值及所述计数校正选择控制信号。

2.根据权利要求1所述的设备，其中所述秒数参考电路进一步包含比较器，所述比较器经配置以将所述计数器的所述当前状态输出与对应于约1秒的计数值进行比较。

3.根据权利要求2所述的设备，其中所述秒数参考电路进一步包含所述比较器，所述比较器经配置以将所述计数器的所述当前状态输出与计数值32,767进行比较。

4.根据权利要求2所述的设备，其中所述参考时钟信号具有为32kHz的标称操作频率。

5.根据权利要求1所述的设备，其中所述秒数参考电路经配置而以约1秒间隔输出所述秒数参考信号。

6.根据权利要求1所述的设备，其中所述计数器包含寄存器，所述寄存器包含由时钟基于所述参考时钟信号而计时的多个触发器。

7.根据权利要求1所述的设备，其中所述校准补偿电路进一步经耦合以接收补偿值。

8.根据权利要求1所述的设备，其中所述经校正下一状态计数值响应于补偿值及所述增大/减小补偿输入信号而增大到大于所述计数器的所述当前状态输出的值。

9.根据权利要求8所述的设备，其中所述补偿值为8位值。

10.根据权利要求1所述的设备，其中校准补偿电路经配置以响应于所述增大/减小补偿输入信号而输出等于所述计数器的所述当前状态输出的所述经校正下一状态计数值。

11.一种集成电路，其包括：

微处理器，其耦合到地址总线及数据总线；

多个存储器块，其耦合到所述地址总线及所述数据总线且存储可由所述微处理器执行的指令；

实时时钟电路，其耦合到所述地址总线及所述数据总线，所述实时时钟电路进一步包含：

实时时钟秒数计数器，其耦合到秒数参考信号且响应于参考时钟输入信号而对秒进行计数；

实时时钟分钟数计数器，其耦合到所述实时时钟秒数计数器且响应于所述参考时钟输入信号而对分钟进行计数；

实时时钟小时数计数器，其耦合到所述实时时钟分钟数计数器且响应于所述参考时钟输入信号而对小时进行计数；

实时时钟预定标器电路，其输出所述秒数参考信号，所述实时时钟预定标器电路进一步包含：

计数器，其经配置以输出当前状态计数值、具有下一状态输入且由时钟基于参考时钟信号而计时；

多路复用器，其耦合到所述计数器且经配置以输出所述下一状态输入、经配置以响应于计数校正选择信号而输出经递增下一状态值及经校正下一状态值中的一者；

秒数参考电路，其耦合到所述计数器的输出及计数值、且经配置以输出所述秒数参考信号；

递增器，其耦合到所述计数器、经配置以输出所述经递增下一状态值；及

校准补偿电路，其耦合到所述计数器、且经耦合以接收补偿值及增大/减小补偿输入信号、且耦合到所述参考时钟输入信号、经配置以输出所述经校正下一状态值及所述计数校正选择信号。

12.根据权利要求11所述的集成电路，其中所述实时时钟预定标器电路进一步包含形成所述计数器的由所述参考时钟输入信号计时的15位寄存器。

13.根据权利要求11所述的集成电路，其中所述参考时钟输入信号耦合到外部晶体振荡器。

14.根据权利要求13所述的集成电路，其中所述外部晶体振荡器具有为32kHz的频率。

15.根据权利要求11所述的集成电路，其中所述校准补偿电路经配置以响应于所述增大/减小补偿输入而输出增大到高于所述当前状态计数值的所述经校正下一状态值。

16.根据权利要求11所述的集成电路，其中所述校准补偿电路经配置以响应于所述增大/减小补偿输入信号而输出维持处于所述当前状态计数值的所述经校正下一状态值。

17.根据权利要求11所述的集成电路，其中所述多路复用器经配置以响应于所述计数校正选择信号而输出为等于所述当前状态计数值增大1的所述经递增下一状态值的所述下一状态输入。

18.根据权利要求11所述的集成电路，其中所述秒数参考电路经配置以在所述计数器的所述输出等于32,767时输出所述秒数参考信号。

19.一种方法，其包括：

接收参考时钟信号；

响应于所述参考时钟信号而用下一状态计数值更新计数器；

确定是否满足秒数参考条件，并响应于所述确定而输出秒数参考信号；

确定下一参考时钟循环是否为潜在校正事件；

确定增大/减小补偿信号的逻辑状态；

响应于所述增大/减小补偿信号的所述逻辑状态而将所述下一状态计数值设定为所述计数器的经递增当前状态；

确定补偿值是否大于零；

响应于所述增大/减小补偿信号指示减小补偿且所述补偿值为零而将所述下一状态计数值设定为所述计数器的当前计数值；及

响应于存在所述增大/减小补偿信号且所述补偿值为非零而将所述下一状态计数值设定为所述计数器的按调整值正向调整的当前计数值。

20.根据权利要求19所述的方法，其中所述方法重复进行。