CN107734849A - 一种布线方法及电路板 - Google Patents
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Abstract
本发明提供了一种布线方法以及电路板，所述的方法包括：S1：利用差分走线原理，计算I2C走线在电路板外层的走线长度和并设计I2C走线在电路板外层的走线方式；S2：利用差分走线原理，计算I2C走线在电路板内层的走线长度；S3：以步骤S2中计算出的走线长度为基础，利用非差分走线原理设计I2C走线在电路板内层的走线方式。所述的电路板包括电路板本体和I2C走线，所述的I2C走线包括I2C外层走线和I2C内层走线，所述I2C外层走线采用差分走线方式，所述I2C内层走线采用非差分走线方式。保留差分原理下电路板外层的走线长度和走线方式，并利用分差分原理走线方式替代电路板内层的走线方式，在不影响信号传输质量的情况下，大大节省了走线空间。
Description
技术领域
本发明涉及电路板设计技术领域，具体的说是一种布线方法及电路板。
背景技术
I2C(Inter－Integrated Circuit)总线是由PHILIPS公司开发的两线式串行总线，用于连接微控制器及其外围设备。是微电子通信控制领域广泛采用的一种总线标准。它是同步通信的一种特殊形式，具有接口线少，控制方式简单，器件封装形式小，通信速率较高等优点。I2C总线支持任何IC生产过程(CMOS、双极性)。通过串行数据(SDA)线和3串行时钟(SCL)线在连接到总线的器件间传递信息。每个器件都有一个唯一的地址识别(无论是微控制器——MCU、LCD驱动器、存储器或键盘接口)，而且都可以作为一个发送器或接收器(由器件的功能决定)。
现有的I2C的设计基本上就是按照差分线进行走线，因为I2C的启动、数据传输以及停止信号对时序都有比较大的空间要求，现在I2C走差分线的做法会大量浪费走线空间。
发明内容
为了解决上述问题，提供了一种布线方法及电路板，针对I2C的布线方式进行重新设计，采用非差分布线的方式进行I2C走线设计，可以节省走线空间。
本发明实施例提供了一种布线方法，所述的方法包括：
S1：利用差分走线原理，计算I2C走线在电路板外层的走线长度和并设计I2C走线在电路板外层的走线方式；
S2：利用差分走线原理，计算I2C走线在电路板内层的走线长度；
S3：以步骤S2中计算出的走线长度为基础，利用非差分走线原理设计I2C走线在电路板内层的走线方式。
进一步的，所述步骤S1中，计算I2C走线在电路板外层走线长度的具体实现过程为：计算差分线传输速率，得到外层走线的延迟时间，将此差分方式走线上的I2C信号的上升时间与预先设定的标准外层时间延迟损耗进行比较，直到外层走线的I2C信号的延迟时间小于或者等于所述的标准延迟时间为止。
进一步的，计算差分线传输速率的具体公式为：
其中，c为光速，x为传输线的长度，εr为介电常数，μ0为磁导率，ε0为电导率。
进一步的，所述步骤S1中，设计I2C走线在电路板外层走线方式的具体过程为：在印刷电路板PCB上确定用于布置I2C总线上过孔的第一位置以及用于连接所述I2C总线上至少两个过孔的第二位置；确定连接所述第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线；根据每一条所述分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或者等于预设的标准上升时间，如果否，执行所述的印刷电路板PCB上确定用于布置I2C总线上过孔的第一位置以及用于连接所述I2C总线上至少两个过孔的第二位置。
进一步的，所述步骤S3的具体实现过程为：获得步骤S2中差分走线原理下计算得到的延迟时间以后，再计算非差分走线方式时SDA信号和SCL信号的延迟时间，直到获得比差分走线的延迟时间少的非差分走线。
本发明实施例提供了一种电路板，所述的电路板包括电路板本体和I2C走线，所述的I2C走线包括I2C外层走线和I2C内层走线，所述I2C外层走线采用差分走线方式，所述I2C内层走线采用非差分走线方式。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
本发明实施例保留差分原理下电路板外层的走线长度和走线方式，并利用分差分原理走线方式替代电路板内层的走线方式，在不影响信号传输质量的情况下，大大节省了走线空间。
附图说明
图1是本发明实施例的方法流程图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
实施例
如图1所示，提供了一种布线方法，所述的方法包括：
S1：利用差分走线原理，计算I2C走线在电路板外层的走线长度，具体实现过程为：计算差分线传输速率，得到外层走线的延迟时间，将此差分方式走线上的I2C信号的上升时间与预先设定的标准外层时间延迟损耗进行比较，直到外层走线的I2C信号的延迟时间小于或者等于所述的标准延迟时间为止。
其中，计算差分线传输速率的具体公式为：
其中，c为光速，x为传输线的长度，εr为介电常数，μ0为磁导率，ε0为电导率。
设计I2C走线在电路板外层的走线方式，具体过程为：在印刷电路板PCB上确定用于布置I2C总线上过孔的第一位置以及用于连接所述I2C总线上至少两个过孔的第二位置；确定连接所述第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线；根据每一条所述分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或者等于预设的标准上升时间，如果否，执行所述的印刷电路板PCB上确定用于布置I2C总线上过孔的第一位置以及用于连接所述I2C总线上至少两个过孔的第二位置。
S2：利用差分走线原理，计算I2C走线在电路板内层的走线长度，具体实现过程为：计算差分线传输速率，得到外层走线的延迟时间，将此差分方式走线上的I2C信号的上升时间与预先设定的标准外层时间延迟损耗进行比较，直到外层走线的I2C信号的延迟时间小于或者等于所述的标准延迟时间为止。
其中，计算差分线传输速率的具体公式为：
其中，c为光速，x为传输线的长度，εr为介电常数，μ0为磁导率，ε0为电导率。
S3：以步骤S2中计算出的走线长度为基础，利用非差分走线原理设计I2C走线在电路板内层的走线方式。具体实现过程为：获得步骤S2中差分走线原理下计算得到的延迟时间以后，再计算非差分走线方式时SDA信号和SCL信号的延迟时间，直到获得比差分走线的延迟时间少的非差分走线。
利用上述方法，本发明实施例得到了一种电路板，所述的电路板包括电路板本体和I2C走线，所述的I2C走线包括I2C外层走线和I2C内层走线，所述I2C外层走线采用差分走线方式，所述I2C内层走线采用非差分走线方式。
尽管说明书及附图和实施例对本发明创造已进行了详细的说明，但是，本领域技术人员应当理解，仍然可以对本发明创造进行修改或者等同替换；而一切不脱离本发明创造的精神和范围的技术方案及其改进，其均涵盖在本发明创造专利的保护范围当中。
Claims (6)
1.一种布线方法，其特征是：所述的方法包括：
S1：利用差分走线原理，计算I2C走线在电路板外层的走线长度和并设计I2C走线在电路板外层的走线方式；
S2：利用差分走线原理，计算I2C走线在电路板内层的走线长度；
S3：以步骤S2中计算出的走线长度为基础，利用非差分走线原理设计I2C走线在电路板内层的走线方式。
2.根据权利要求1所述的一种布线方法，其特征是：所述步骤S1中，计算I2C走线在电路板外层走线长度的具体实现过程为：计算差分线传输速率，得到外层走线的延迟时间，将此差分方式走线上的I2C信号的上升时间与预先设定的标准外层时间延迟损耗进行比较，直到外层走线的I2C信号的延迟时间小于或者等于所述的标准延迟时间为止。
3.根据权利要求2所述的一种布线方法，其特征是：计算差分线传输速率的具体公式为：
其中，c为光速，x为传输线的长度，εr为介电常数，μ0为磁导率，ε0为电导率。
4.根据权利要求2所述的一种布线方法，其特征是：所述步骤S1中，设计I2C走线在电路板外层走线方式的具体过程为：在印刷电路板PCB上确定用于布置I2C总线上过孔的第一位置以及用于连接所述I2C总线上至少两个过孔的第二位置；确定连接所述第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线；根据每一条所述分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或者等于预设的标准上升时间，如果否，执行所述的印刷电路板PCB上确定用于布置I2C总线上过孔的第一位置以及用于连接所述I2C总线上至少两个过孔的第二位置。
5.根据权利要求4所述的一种布线方法，其特征是：所述步骤S3的具体实现过程为：获得步骤S2中差分走线原理下计算得到的延迟时间以后，再计算非差分走线方式时SDA信号和SCL信号的延迟时间，直到获得比差分走线的延迟时间少的非差分走线。
6.一种电路板，其特征是：所述的电路板包括电路板本体和I2C走线，所述的I2C走线包括I2C外层走线和I2C内层走线，所述I2C外层走线采用差分走线方式，所述I2C内层走线采用非差分走线方式。
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