CN107729581A - 一种基于fea仿真设计芯片测试插座结构的方法及其应用 - Google Patents

Abstract

本发明涉及基于FEA仿真设计芯片测试插座结构的方法，首先在仿真软件中，建立数字信号传输的3D模型，其次按照3D模型搭建仿真电路模型，统计电压分布情况，再次根据仿真电路模型获取采样结果，得到噪声等效分布情况，根据噪声等效分布情况，模拟选择在噪声位置加入一个或多个探针，形成多个加入探针方案，最后通过信号完整性分析结果使得芯片测试插座电路的阻抗达到最佳匹配，得到最佳探针加入位置和探针长度的方案。本发明与传统的芯片测试方法和底座比较，增加一些特定长度的接地探针包裹传输信号，可有效减小信号的干扰，通过FEA仿真工具选择合适探针及探针位置，设计出最优芯片测试插座，最大程度上节约测试成本，保证芯片测试精度。

Description

一种基于FEA仿真设计芯片测试插座结构的方法及其应用

技术领域

本发明涉半导体测试技术领域，具体而言，涉及一种基于FEA仿真设计芯片测试插座结构的方法及其应用。

背景技术

随着集成电路的高速发展，工艺特征尺寸越来越小，芯片的输入输出引线急剧增加，邻连线之间的耦合电容和耦合电感多引起的串扰问题变得相当严重。串扰可能是数据进行高速传输中最重要的一个影响因素了。串扰是一个信号对另外一个信号耦合所产生的一种不受欢迎的能量值。根据麦克斯韦定律，只要有电流的存在，就会有磁场存在，磁场之间的干扰就是串扰的来源，这个感应信号可能会导致数据传输的丢失和传输错误。所以串扰对于综合布线来说，无疑是影响最大的因素。并且，在高速高频系统中，串扰作为一种客观存的现象，会造成传播延迟和逻辑错误，经常会使测试系统陷入困境。

目前降低串扰的措施如：增加信号路径之间的间距，用平面作为返回路径，使耦合长度尽量短，在带状线层布线，减小信号路径的特性阻抗，使用介电常数较低的叠层，在封装和接插件中不要共用返回引脚，使用两端和整条线上有短路过孔的防护布线等。

而上述措施在在设计芯片测试插座与电路板和芯片互联时，实施不易。由于解决芯片测试中信号窜扰问题，对芯片测试的准确性起着关键作用，否则很难提取或测试其相关数据。因此，研发一种适用于芯片测试，能够降低串扰幅度、提高测试精度的芯片测试方法成为亟待解决的问题。

发明内容

鉴于上述现有技术存在的缺陷，本发明的目的是提出一种基于FEA仿真设计芯片测试插座结构的方法及其应用，适用于芯片测试，本发明采用的技术方案包括：

本发明目的之一，一种基于FEA仿真设计芯片测试插座结构的方法，包括下述步骤：

S1，在仿真软件中，根据芯片测试插座内部围绕的数字信号建立数字信号传输的3D模型，

S2，按照3D模型搭建仿真电路模型，统计电压分布情况，

S3，根据仿真电路模型获取某一时刻的采样结果，得到噪声等效分布情况，

S4，根据噪声等效分布情况，模拟选择在噪声位置加入一个或多个探针，形成多个加入探针方案，

S5，重复步骤S1和步骤S2，针对每个加入探针方案计算芯片测试插座的特征电压，然后根据传输信号的频率特性进行信号完整性分析，通过信号完整性分析结果使得芯片测试插座电路的阻抗达到最佳匹配，从而解决传导噪声。

本发明基于FEA仿真设计芯片测试插座结构的方法，进一步地，步骤S5中，在计算得到优选加入探针方案后，改变探针长度，在不同探针长度条件下计算芯片测试插座特征电压，得到最佳解决传导噪声方案。

本发明基于FEA仿真设计芯片测试插座结构的方法，进一步地，所述探针的长度优选在3.3mm至1.8mm范围。

本发明基于FEA仿真设计芯片测试插座结构的方法，进一步地，所述探针为接地探针。

本发明基于FEA仿真设计芯片测试插座结构的方法，进一步地，步骤S4中，还包括模拟在探针位置增加引脚的步骤。

本发明目的之二，一种基于FEA仿真设计芯片测试插座结构，包括芯片测试插座底座，在所述芯片测试插座底座设置有若干引脚区域，在其中一个或多个引脚区域相应位置处安装有接地探针，所述接地探针的长度在3.3mm至1.8mm范围。

借由上述方案，本发明至少具有以下优点：

①本发明与传统的芯片测试底座比较，在芯片测试插座内部增加一些特定长度的接地探针，用于包裹传输信号，可有效减小信号的干扰；

②本发明与传统的芯片测试治方法比较，通过FEA仿真工具选择合适的探针及探针位置，设计出最优的芯片测试插座，能最大程度上节约测试成本，保证芯片测试精度。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。

附图说明

图1是本发明基于FEA仿真设计芯片测试插座结构的结构示意图；

图2是本发明建立数字信号传输的3D模型图；

图3是本发明电路模型图；

图4是本发明没有加探针的芯片测试插座结构串扰强度示意图；

图5是本发明芯片测试插座结构设置有端接的串扰强度示意图；

图6是本发明不同长度探针的芯片测试插座结构串扰强度示意图。

图中各附图标记的含义如下。

1 芯片测试插座底座 2 引脚区域

3 接地探针

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，不用来限制本发明的范围。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明仿真工具基于麦克斯韦方程：

▽·D(r,t)＝ρ(r,t)

▽·B(r,t)＝0

其中，E、B、H、D、J和ρ都是位置(r)和时间(t)的实变函数，与之对应的名称和单位如下：

H(r,t)——磁场密度(A/m)；

E(r,t)——电场强度(V/m)；

D(r,t)——电位移(C/m²)；

B(r,t)——磁通量密度(Wb/m²)；

J(r,t)——电流密度(A/m²)；

ρ(r,t)——电荷密度(C/m³)

由麦克斯韦方程组可以导出电流密度J(r,t)与电荷密度ρ(r,t)所满足的连续性定理：

麦克斯韦方程组前面的两个方程是旋度方程，分别称为法拉第定律和麦克斯韦-安培环路定律；后两个方程是散度方程，分别称为高斯定律和磁场高斯定律。

由于电磁场存在于媒质中，所以E、B、H、D和J满足媒质的宏观本构关系：

D＝ε·E

B＝μ·H

J＝σ·E

式中的本构参数ε、μ、σ分别表示媒质的介电常数(F/m)、磁导率(H/m)以及电导率(S/m)。对于自由空间等各向同性简单媒质，这些本构参数退化为标量。在自由空间中，ε＝ε₀≈8.85×10^-12(F/m)，μ＝μ₀≈4π×10^-7(H/m)；而在一般的各向同性媒质中，ε＝ε_rε₀，μ＝μ_rμ₀，其中，εr称为相对介电常数，μr称为相对磁导率。特别指出，对于非均匀媒质，本构参数是位置的函数。

上述构成本发明仿真分析设计的理论依据和基础。

串扰和反射是无论在什么样的实际环境中都无法消除的，只能根据实际的需求来尽可能的来优化设计。串扰是交变信号在其附近的信号线产生的能量引起的电压电流的变化。按照传输线理论，传输线是有若干段RLCG等效电路组成的，由此在相邻的信号线间存在相应的互感和互容。

互容引起的感应电流：

互感引起的感应电压：

由此可以得出，串扰只会在信号交替变化的过程中出现，而且变化的速率越快，寄生的互容、互感越大，串扰引入的噪声也就越大。在实际设计过程中，无法准确的计算的串扰的噪声幅度，实际环境中又存在复杂的背景噪声，所以需要通过场的仿真分析来获得准确且具有指导性的结果，以便在实际设计中应用。而在实际设计中，对传输线进行端接，有助于降低被端接信号的反射引入的噪声，从而会优化在该传输线上的信号的传输环境，也会改善信号对相邻信号线的串扰。

本发明基于FEA仿真设计芯片测试插座结构的方法，包括下述步骤：

S1，在仿真软件中，根据芯片测试插座内部围绕的数字信号建立数字信号传输的3D模型，如图2所示。

S2，按照3D模型搭建仿真电路模型，如图3所示，统计电压分布情况。

S3，根据仿真电路模型获取某一时刻的采样结果，得到噪声等效分布情况，如图4所示，为本发明没有加探针的芯片测试插座结构串扰强度示意图，串扰强度可达72mV，基本接近23dBc。dBc是信号功率与载波功率比值的对数值，算法与dB类似。

S4，根据噪声等效分布情况，模拟选择在噪声位置加入一个或多个探针，形成多个加入探针方案，如图5所示，为是本发明芯片测试插座结构设置有端接的串扰强度示意图，芯片端口有良好的端接,串扰强度下降到8mV，噪音大致在5dBc。仿真软件的分析得出，只有控制芯片端口的端接，才能有效的降低串扰。基于此，在测试插座内部围绕数字信号较强的位置(即相应的图1所示引脚O和引脚P的位置)加入一些探针，并对应的增加引脚，形成如图1所示结构。通过仿真软件得出，串扰强度下降到25mV，噪音在10dBc，相比芯片没有端接提高了将近13.9dBc。

S5，重复步骤S1和步骤S2，针对每个加入探针方案计算芯片测试插座的特征电压，然后根据传输信号的频率特性进行信号完整性分析，通过信号完整性分析结果使得芯片测试插座电路的阻抗达到最佳匹配，从而解决传导噪声。

结合本发明一较佳的实施方式来看，在计算得到优选加入探针方案后，改变探针长度，在不同探针长度条件下计算芯片测试插座特征电压，得到最佳解决传导噪声方案。如图6所示，探针的长度从长度3.3mm减小到1.8mm，最大限度地缩短信号的传输路径，通过仿真软件得出，串扰强度下降到45mV，噪音在4.2dBc，相比芯片没有端接提高了将近19.6dBc。通过比较分析，分析的结果比较贴近芯片端口有良好的端接的测试数据。

如图1所示，本发明基于FEA仿真设计芯片测试插座结构，包括芯片测试插座底座1，在所述芯片测试插座底座1设置有若干引脚区域2，在其中一个或多个引脚区域2相应位置处安装有接地探针3，所述接地探针3的长度在3.3mm至1.8mm范围。与传统的芯片测试底座比较，在芯片测试插座内部增加一些特定长度的接地探针，用于包裹传输信号，可有效减小信号的干扰。

因此，本发明与传统的芯片测试方法和底座比较，增加一些特定长度的接地探针包裹传输信号，可有效减小信号的干扰，通过FEA仿真工具选择合适探针及探针位置，设计出最优芯片测试插座，最大程度上节约测试成本，保证芯片测试精度。本发明尚有多种实施方式，凡采用等同变换或者等效变换而形成的所有技术方案，均落在本发明的保护范围之内。

Claims (6)

1.一种基于FEA仿真设计芯片测试插座结构的方法，其特征在于：

S1，在仿真软件中，根据芯片测试插座内部围绕的数字信号建立数字信号传输的3D模型，

S2，按照3D模型搭建仿真电路模型，统计电压分布情况，

S3，根据仿真电路模型获取某一时刻的采样结果，得到噪声等效分布情况，

S4，根据噪声等效分布情况，模拟选择在噪声位置加入一个或多个探针，形成多个加入探针方案，

S5，重复步骤S1和步骤S2，针对每个加入探针方案计算芯片测试插座的特征电压，然后根据传输信号的频率特性进行信号完整性分析，通过信号完整性分析结果使得芯片测试插座电路的阻抗达到最佳匹配，从而解决传导噪声。

2.根据权利要求1所述的一种基于FEA仿真设计芯片测试插座结构的方法，其特征在于：步骤S5中，在计算得到优选加入探针方案后，改变探针长度，在不同探针长度条件下计算芯片测试插座特征电压，得到最佳解决传导噪声方案。

3.根据权利要求2所述的一种基于FEA仿真设计芯片测试插座结构的方法，其特征在于：所述探针的长度优选在3.3mm至1.8mm范围。

4.根据权利要求1所述的一种基于FEA仿真设计芯片测试插座结构的方法，其特征在于：所述探针为接地探针。

5.根据权利要求1所述的一种基于FEA仿真设计芯片测试插座结构的方法，其特征在于：步骤S4中，还包括模拟在探针位置增加引脚的步骤。

6.一种基于FEA仿真设计芯片测试插座结构，包括芯片测试插座底座(1)，其特征在于：在所述芯片测试插座底座(1)设置有若干引脚区域(2)，在其中一个或多个引脚区域(2)相应位置处安装有接地探针(3)，所述接地探针(3)的长度在3.3mm至1.8mm范围。