CN107656886A - 一种跨时钟域信号处理电路及其处理方法 - Google Patents

一种跨时钟域信号处理电路及其处理方法 Download PDF

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Abstract

本发明实施例公开了一种跨时钟域信号处理电路及其处理方法，利用DSP能够接收异步中断和FPGA内部存在双口随机存储器和FIFO存储器这一特点，有效的解决了串行通信过程中需要处理大量跨时钟域信号的问题，提高了系统的可靠性。

Description

一种跨时钟域信号处理电路及其处理方法
技术领域
本发明涉及信号处理领域，特别涉及一种跨时钟域信号处理电路及其处理方法。
背景技术
嵌入式系统(Embedded system)，是一种“完全嵌入受控器件内部，为特定应用而设计的专用计算机系统”，根据英国电气工程师协会(U.K.Institution of ElectricalEngineer)的定义，嵌入式系统为控制、监视或辅助设备、机器或用于工厂运作的设备。与个人计算机这样的通用计算机系统不同，嵌入式系统通常执行的是带有特定要求的预先定义的任务。由于嵌入式系统只针对一项特殊的任务，设计人员能够对它进行优化，减小尺寸降低成本。嵌入式系统通常进行大量生产，所以单个的成本节约，能够随着产量进行成百上千的放大。
嵌入式系统是用来控制或者监视机器、装置、工厂等大规模设备的系统。国内普遍认同的嵌入式系统定义为：以应用为中心，以计算机技术为基础，软硬件可裁剪，适应应用系统对功能、可靠性、成本、体积、功耗等严格要求的专用计算机系统。通常，嵌入式系统是一个控制程序存储在ROM中的嵌入式处理器控制板。事实上，所有带有数字接口的设备，如手表、微波炉、录像机、汽车等，都使用嵌入式系统，有些嵌入式系统还包含操作系统，但大多数嵌入式系统都是由单个程序实现整个控制逻辑。
在一些嵌入式系统中往往采用DSP+FPGA的设计结构，DSP主要负责数据处理，FPGA作为协处理器辅助DSP完成相应的功能其中常常包括与各个分系统间的异步串行通信。为了减轻DSP的处理任务在数据发送时DSP将一帧数据写入FPGA后由其自行发送，在数据接收时FPGA接收到一帧数据后以中断的形式通知DSP读取其中的数据，由于异步串行通信必然存在大量跨时钟域信号处理问题。
发明内容
有鉴于此，本发明实施例提供了一种跨时钟域信号处理电路及其处理方法。
第一方面，本发明提供一种跨时钟域信号处理电路，应用于DSP与FPGA电路结构，所述现场可编程门阵列FPGA包括用于实现所述DSP和所述FPGA之间数据和控制信号交互的接口模块、先进先出FIFO存储器、双口随机存储器及串行通信模块，所述串行通信模块包括控制单元、数据发送单元及数据接收单元。所述控制单元接收所述DSP发送的数据并将所述数据存储至所述FIFO存储器、以及所述控制单元读取所述FIFO存储器存储的数据并将所述数据发送至所述数据发送单元，所述数据发送单元将所述并行数据转换为串行数据发送；所述数据接收单元将接收到的所述串行数据转换为并行数据并传递给所述控制单元。所述控制单元接收所述数据接收单元发送的并行数据并进行判别后将所述并行数据存储到所述双口随机存储器并反馈串行通信接收正确信号至所述接口模块，所述接口模块将串行通讯接收正确信号以中断的形式反馈给所述DSP，所述DSP通过所述接口模块读取所述双口随机存储器中存储的并行数据。
可选地，所述FIFO存储器和所述双口随机存储器分别与所述串行通信模块通信连接。
第二方面，本发明提供一种跨时钟域信号处理方法，应用于如上述的跨时钟域信号处理电路，所述方法包括：
在第一时钟域下，DSP将一帧发送数据写入到FPGA中的FIFO存储器；
当检测到所述FIFO存储器中的指示信号达到预设条件时，控制单元将所述FIFO存储器中的所述发送数据传递至数据发送单元；
在第二时钟域下，所述数据发送单元将并行数据采用串行的方式进行发送，其中，所述第一时钟域为所述DSP和所述FPGA的主工作时钟，所述第二时钟域为串行数据的采样时钟。
可选地，在第二时钟域下，所述数据发送单元将并行数据采用串行的方式进行发送之后，还包括：
在第二时钟域下，所述串行通信模块将所述串行数据转换为并行数据并传递至所述串行通信模块中的控制模块；
所述控制模块获取所述并行数据的内容信息，并在所述内容信息为正确时将所述并行数据存储至所述FPGA内的双口随机存储器中；
当所述串行数据符合条件时则产生DSP中断；
在第一时钟域下，所述DSP接收到所述DSP中断后从所述双口随机存储器中读取所述串行数据。
可选地，所述检测到所述FIFO存储器中的指示信号达到预设条件，包括：
检测到所述FIFO的EMPTY信号非空时确定所述FIFO存储器中的指示信号达到预设条件。
第三方面，本发明提供一种跨时钟域信号处理方法，应用于如上述的跨时钟域信号处理电路，所述方法包括：
在第二时钟域下，串行通信模块将串行数据转换为并行数据并传递至所述串行通信模块中的控制模块；
所述控制模块获取所述并行数据的内容信息，并在所述内容信息为正确时将所述并行数据存储至所述FPGA内的双口随机存储器中；
当所述串行数据符合条件时则产生DSP中断；
在第一时钟域下，DSP接收到所述DSP中断后从所述双口随机存储器中读取所述串行数据，其中，所述第一时钟域为所述DSP和所述FPGA的主工作时钟，所述第二时钟域为串行数据的采样时钟。
可选地，所述内容信息包括同步字、方式字、传输长度字。
可选地，所述内容信息为正确时将所述并行数据存储至所述FPGA内的双口随机存储器中，包括：
在检测到所述同步字、方式字、传输长度字为正确后将所述并行数据存储至所述FPGA内的双口随机存储器中。
可选地，所述当所述串行数据符合条件时则产生DSP中断，包括：
当所述并行数据通过异或和校验正确后则产生DSP中断。
从以上技术方案可以看出，本发明实施例具有以下优点：
利用DSP能够接收异步中断和FPGA内部存在双口随机存储器和FIFO存储器这一特点，有效的解决了串行通信过程中需要处理大量跨时钟域信号的问题，提高了系统的可靠性。
附图说明
图1是本发明实施例中提供的跨时钟域信号处理电路的实现跨时钟域信号处理方法的示意图；
图2是本发明实施例中提供的跨时钟域信号处理方法的一种实施例的流程图；
图3是本发明实施例中提供的跨时钟域信号处理方法的一种实施例的流程图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
名词解释：
DSP：Digital Signal Process，即数字信号处理技术，DSP芯片即指能够实现数字信号处理技术的芯片。
FPGA：Field－Programmable Gate Array，现场可编程门阵列，内部包括可配置逻辑模块CLB(Configurable Logic Block)、输入输出模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。现场可编程门阵列(FPGA)是可编程器件，与传统逻辑电路和门阵列(如PAL，GAL及CPLD器件)相比，FPGA具有不同的结构。
例化：是引入一种连接关系，将预先设计好的设计实体定义为一个元件，然后利用特定的语句将此元件与当前的设计实体中的指定端口相连接。
FIFO：(First Input First Output)，即先进先出队列，FIFO队列不对报文进行分类，当报文进入接口的速度大于接口能发送的速度时，FIFO按报文到达接口的先后顺序让报文进入队列，同时，FIFO在队列的出口让报文按进队的顺序出队，先进的报文将先出队，后进的报文将后出队。
并行通信：在计算机和终端之间的数据传输通常是靠电缆或信道上的电流或电压变化实现的。如果一组数据的各数据位在多条线上同时被传输，这种传输方式称为并行通信。
串行通信：串行通信是指计算机主机与外设之间以及主机系统与主机系统之间数据的串行传送。使用一条数据线，将数据一位一位地依次传输，每一位数据占据一个固定的时间长度。其只需要少数几条线就可以在系统间交换信息，特别适用于计算机与计算机、计算机与外设之间的远距离通信。
结合图1所示，本发明提供一种跨时钟域信号处理电路，应用于DSP与FPGA电路结构，所述现场可编程门阵列FPGA包括用于实现所述DSP和所述FPGA之间数据和控制信号交互的接口模块、先进先出FIFO存储器、双口随机存储器及串行通信模块，所述串行通信模块包括控制单元、数据发送单元及数据接收单元，所述控制单元接收所述DSP发送的数据并将所述数据存储至所述FIFO存储器、以及所述控制单元读取所述FIFO存储器存储的数据并将所述数据发送至所述数据发送单元，所述数据发送单元将所述并行数据转换为串行数据发送；所述数据接收单元将接收到的所述串行数据转换为并行数据并传递给所述控制单元，所述控制单元接收所述数据接收单元发送的并行数据并进行判别后将所述并行数据存储到所述双口随机存储器并反馈串行通信接收正确信号至所述接口模块，所述接口模块将串行通讯接收正确信号以中断的形式反馈给所述DSP，所述DSP通过所述接口模块读取所述双口随机存储器中存储的并行数据。
可选地，所述FIFO存储器和所述双口随机存储器分别与所述串行通信模块通信连接。
结合图2所示，本发明提供一种跨时钟域信号处理方法，应用于如上述的跨时钟域信号处理电路，所述方法包括：
S201、在第一时钟域下，DSP将一帧发送数据写入到FPGA中的FIFO存储器。
S202、当检测到所述FIFO存储器中的指示信号达到预设条件时，控制单元将所述FIFO存储器中的所述发送数据传递至数据发送单元。
具体地，所述检测到所述FIFO存储器中的指示信号达到预设条件，包括：
检测到所述FIFO的EMPTY信号非空时确定所述FIFO存储器中的指示信号达到预设条件。
S203、在第二时钟域下，所述数据发送单元将并行数据采用串行的方式进行发送，其中，所述第一时钟域为所述DSP和所述FPGA的主工作时钟，所述第二时钟域为串行数据的采样时钟。
可选地，在第二时钟域下，所述数据发送单元将并行数据采用串行的方式进行发送之后，还包括：
S204、在第二时钟域下，所述串行通信模块将所述串行数据转换为并行数据并传递至所述串行通信模块中的控制模块。
S205、所述控制模块获取所述并行数据的内容信息，并在所述内容信息为正确时将所述并行数据存储至所述FPGA内的双口随机存储器中；
S206、当所述串行数据符合条件时则产生DSP中断。
S207、在第一时钟域下，所述DSP接收到所述DSP中断后从所述双口随机存储器中读取所述串行数据。
结合图3所示，本发明提供一种跨时钟域信号处理方法，应用于如上述的跨时钟域信号处理电路，所述方法包括：
S301、在第二时钟域下，串行通信模块将串行数据转换为并行数据并传递至所述串行通信模块中的控制模块。
S302、所述控制模块获取所述并行数据的内容信息，并在所述内容信息为正确时将所述并行数据存储至所述FPGA内的双口随机存储器中。
具体地，所述内容信息包括同步字、方式字、传输长度字。
具体地，所述内容信息为正确时将所述并行数据存储至所述FPGA内的双口随机存储器中，包括：
在检测到所述同步字、方式字、传输长度字为正确后将所述并行数据存储至所述FPGA内的双口随机存储器中。
S303、当所述串行数据符合条件时则产生DSP中断。
具体地，所述当所述串行数据符合条件时则产生DSP中断，包括：
当所述并行数据通过异或和校验正确后则产生DSP中断。
S304、在第一时钟域下，DSP接收到所述DSP中断后从所述双口随机存储器中读取所述串行数据，其中，所述第一时钟域为所述DSP和所述FPGA的主工作时钟，所述第二时钟域为串行数据的采样时钟。
结合图1所示，当系统发送数据时，DSP首先将一帧发送数据全部写入到FPGA内部的FIFO中，整个过程工作在CLKA时钟域下，其中CLKA(第一时钟域)为DSP和FPGA的主工作时钟。当检测到FIFO中的EMPTY信号非空时，FPGA内部串行通信模块中的控制模块将FIFO中的数据读出传递给数据发送单元，数据发送单元将并行数据串行发送出去，整个工程工作在CLKB时钟域下，其中CLKB(第二时钟域)为串行数据的采样时钟。
当系统接收数据时，串行接收模块将串行数据转换为并行数据传递给串行通信模块中的控制模块，控制模块在检测到正确的同步字、方式字、传输长度字后将并行数据存储到FPGA内部的双口随机存储器中，当异或和校验正确后，产生DSP中断，整个过程工作在CLKB时钟域下。DSP接收到异步中断后，将接收到的整帧数据从双口随机存储器中读出，整个过程工作在CLKA时钟域下。
利用DSP能够接收异步中断和FPGA内部存在双口随机存储器和FIFO存储器这一特点，有效的解决了串行通信过程中需要处理大量跨时钟域信号的问题，提高了系统的可靠性。
按照图1所示，具体实施方式如下：
1、连接DSP与FPGA。
2、在FPGA内部例化一个接口模块，主要负责DSP与FPGA内部各个
功能模块的数据和控制信号的交互。
3、在FPGA内部例化一个串行通信模块，串行通信模块由控制单元、数据发送单元、数据接收单元组成。控制模块主要负责接收DSP发送的数据并将其存储到FIFO中，读取FIFO中的数据发送给数据发送模块，接收数据接收单元发送的并行数据将其存储到双口随机存储器中，反馈串行通信状态给接口模块；发送模块将并行数据转换为串行数据发送出去；接收模块将接收到的串行数据转换为并行数据传递给控制单元。
利用DSP能够接收异步中断及结合FPGA内部存在双口随机存储器和FIFO存储器的特点，解决了一些基于DSP+FPGA设计框架下的嵌入式系统在完成与其它分系统进行异步串行通信时需要处理大量跨时钟域信号的问题，提高了系统的可靠性。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于计算机可读存储介质中，存储介质可以包括：只读存储器(ROM，Read Only Memory)、随机存取存储器(RAM，Random AccessMemory)、磁盘或光盘等。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上对本发明所提供的一种跨时钟域信号处理电路及其处理方法进行了详细介绍，对于本领域的一般技术人员，依据本发明实施例的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

1.一种跨时钟域信号处理电路，应用于DSP与FPGA电路结构，其特征在于，所述现场可编程门阵列FPGA包括用于实现所述DSP和所述FPGA之间数据和控制信号交互的接口模块、先进先出FIFO存储器、双口随机存储器及串行通信模块，所述串行通信模块包括控制单元、数据发送单元及数据接收单元，所述控制单元接收所述DSP发送的数据并将所述数据存储至所述FIFO存储器、以及所述控制单元读取所述FIFO存储器存储的数据并将所述数据发送至所述数据发送单元，所述数据发送单元将所述并行数据转换为串行数据发送；所述数据接收单元将接收到的所述串行数据转换为并行数据并传递给所述控制单元，所述控制单元接收所述数据接收单元发送的并行数据并进行判别后将所述并行数据存储到所述双口随机存储器并反馈串行通信接收正确信号至所述接口模块，所述接口模块将串行通讯接收正确信号以中断的形式反馈给所述DSP，所述DSP通过所述接口模块读取所述双口随机存储器中存储的并行数据。
2.根据权利要求1所述的电路，其特征在于，所述FIFO存储器和所述双口随机存储器分别与所述串行通信模块通信连接。
3.一种跨时钟域信号处理方法，应用于如权利要求1或2所述的跨时钟域信号处理电路，其特征在于，所述方法包括：
在第一时钟域下，DSP将一帧发送数据写入到FPGA中的FIFO存储器；
在第二时钟域下，当检测到所述FIFO存储器中的指示信号达到预设条件时，控制单元将所述FIFO存储器中的所述发送数据传递至数据发送单元，所述数据发送单元将并行数据采用串行的方式进行发送，其中，所述第一时钟域为所述DSP和所述FPGA的主工作时钟，所述第二时钟域为串行数据的采样时钟。
4.根据权利要求3所述的方法，其特征在于，在第二时钟域下，所述数据发送单元将并行数据采用串行的方式进行发送之后，还包括：
在第二时钟域下，所述串行通信模块将所述串行数据转换为并行数据并传递至所述串行通信模块中的控制模块；
所述控制模块获取所述并行数据的内容信息，并在所述内容信息为正确时将所述并行数据存储至所述FPGA内的双口随机存储器中；
当所述串行数据符合条件时则产生DSP中断；
在第一时钟域下，所述DSP接收到所述DSP中断后从所述双口随机存储器中读取所述串行数据。
5.根据权利要求3所述的方法，其特征在于，所述检测到所述FIFO存储器中的指示信号达到预设条件，包括：
检测到所述FIFO的EMPTY信号非空时确定所述FIFO存储器中的指示信号达到预设条件。
6.一种跨时钟域信号处理方法，应用于如权利要求1至2所述跨时钟域信号处理电路，其特征在于，所述方法包括：
在第二时钟域下，串行通信模块将串行数据转换为并行数据并传递至所述串行通信模块中的控制模块；
所述控制模块获取所述并行数据的内容信息，并在所述内容信息为正确时将所述并行数据存储至所述FPGA内的双口随机存储器中；
当所述串行数据符合条件时则产生DSP中断；
在第一时钟域下，DSP接收到所述DSP中断后从所述双口随机存储器中读取所述串行数据，其中，所述第一时钟域为所述DSP和所述FPGA的主工作时钟，所述第二时钟域为串行数据的采样时钟。
7.根据权利要求6所述的方法，其特征在于，所述内容信息包括同步字、方式字、传输长度字。
8.根据权利要求7所述的方法，其特征在于，所述内容信息为正确时将所述并行数据存储至所述FPGA内的双口随机存储器中，包括：
在检测到所述同步字、方式字、传输长度字为正确后将所述并行数据存储至所述FPGA内的双口随机存储器中。
9.根据权利要求7或8所述的方法，其特征在于，所述当所述串行数据符合条件时则产生DSP中断，包括：
当所述并行数据通过异或和校验正确后则产生DSP中断。
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