CN107564492A - 一种自适应级联的图形信号发生系统 - Google Patents

Abstract

本发明公开了一种自适应级联的图形信号发生系统，该图形信号发生系统包括上位机、主图形信号发生单元、至少1个从图形信号发生单元，以及用于级联该主图形信号发生单元与该至少1个从图形信号发生单元的级联单元。本发明能够将多台能独立动作的图形信号发生器级联成一套具备多路测试信号输出能力的图形信号发生系统，该图形信号发生系统能够根据级联单元的ID管脚的配置状态自动识别出参与级联的图形信号发生器的主从关系，且可以根据参与级联的图形信号发生器的数量自定义测试信号输出接口的数量，能同时为多个待测的显示模组提供测试所需的相同的图形、电源及时序控制信号。

Description

一种自适应级联的图形信号发生系统

技术领域

本发明属于图形信号发生器设计技术领域，更具体地，涉及一种自适应级联的图形信号发生系统。

背景技术

TFT-LCD、OLED等新型平面显示器具有高分辨率、高亮度以及无几何变形等优点，同时由于其体积小、重量轻和功耗低，因而被广泛的应用在人们日常使用的消费电子产品中，例如电视、电脑、手机、平板等。平面显示模组是平面显示器的主体组成部分，其制造工艺复杂，需要近百道工序，因此在制造过程中难免会出现各种显示缺陷。为保证平面显示模组的显示质量，模组厂商在平面显示模组的研发、生产、测试等各个环节中都需要对平面显示模组的显示质量进行检测，但是不同的环节对图形信号发生器的输出接口数量有着不同需求，例如在研发阶段需要为多个显示模组同时提供相同的图形、电源及时序控制信号，而为了保证提供给该多个显示模组的测试信号尽可能的一致，即要求同一台图形信号发生器具备多路测试信号输出能力。

通常，检测设备厂商一般都是按照模组厂商的输出接口数量要求进行图形信号发生器的定制，而一旦图形信号发生器定型之后，其输出的信号接口数量就无法增减，无法灵活应对图形信号发生器在不同环节的测试需求。

发明内容

针对上述现有技术的不足，本发明公开一种自适应级联的图形信号发生系统，能够将多台图形信号发生器级联成一套具备多路测试信号输出能力的图形信号发生系统，该图形信号发生系统能够自动识别出参与级联的图形信号发生器的主从，且可以根据参与级联的图形信号发生器的数量自定义测试信号输出接口的数量。

为解决上述技术问题，本发明提供一种自适应级联的图形信号发生系统，该图形信号发生系统包括上位机、主图形信号发生单元、至少1个从图形信号发生单元，以及用于级联该主图形信号发生单元与该至少1个从图形信号发生单元的级联单元；其中，

该主图形信号发生单元包括设置有图形信号生成模块的第一可编程逻辑器件、设置有电源管理模块的第二可编程逻辑器件、设置有程序加载模块的第三可编程逻辑器件；该第一可编程逻辑器件用于为待测显示模组提供测试所需的图形信号，该第二可编程逻辑器件用于为待测显示模组提供测试所需的驱动电源，该第三可编程逻辑器件用于为该第一可编程逻辑器件提供加载文件；

该至少1个从图形信号发生单元均包括设置有图形信号生成模块的第四可编程逻辑器件、设置有电源管理模块的第五可编程逻辑器件、设置有程序加载模块的第六可编程逻辑器件；该第四可编程逻辑器件用于为待测显示模组提供测试所需的图形信号，该第五可编程逻辑器件用于为待测显示模组提供测试所需的驱动电源，该第六可编程逻辑器件用于为该第四可编程逻辑器件提供加载文件；

该主图形信号发生单元具有主GTP收发器端口和第一ID端口，该至少1个从图形信号发生单元分别具有从GTP收发器端口和第二ID端口；该主GTP收发器端口、第一ID端口设置于第一可编程逻辑器件上，每个该从GTP收发器端口、第二ID端口分别设置于对应的第四可编程逻辑器件上；

该级联单元具有1组与该主GTP收发器端口电连接的第一管脚、分别与每个该从GTP收发器端口电连接的至少1组第二管脚，以及1组与该第一ID端口电连接的第一ID管脚、分别与每个该第二ID端口电连接的至少1组第二ID管脚；该主GTP收发器端口的收、发信道对应的第一管脚分别与每个该从GTP收发器端口的收、发信道对应的第二管脚进行交叉电连接；

该主GTP收发器端口用于将上位机下发的模组测试文件和系统控制指令传送到该至少1个从图形信号发生单元；该至少1组第二ID管脚的电平配置状态与该第一ID管脚的电平配置状态不同。

优选地，上述技术方案中该主图形信号发生单元还具有主EMIF端口，该至少1个从图形信号发生单元还分别具有从EMIF端口；该级联单元还具有1组与该主EMIF端口电连接的第三管脚，以及分别与每个该从EMIF端口电连接的至少1组第四管脚；该第三管脚分别与每个该从EMIF端口对应的第四管脚电连接；该主EMIF端口设置于第一可编程逻辑器件上，该从EMIF端口设置于第四可编程逻辑器件上；

该主图形信号发生单元通过该主EMIF端口分别与每个该从EMIF端口对应的从图形信号发生单元进行低速信号数据交互。

优选地，上述技术方案中该主图形信号发生单元还具有主GPIO端口，该至少1个从图形信号发生单元还分别具有从GPIO端口；该级联单元还具有1组与该主GPIO端口电连接的第五管脚，以及分别与每个该从GPIO端口电连接的至少1组第六管脚；该第五管脚分别与每个该从GPIO端口对应的第六管脚电连接；该主GPIO端口设置于第一可编程逻辑器件上，该从GPIO端口设置于第四可编程逻辑器件上；

该至少1个从图形信号发生单元分别通过从GPIO端口向主GPIO端口发送触发信号，触发该主图形信号发生单元通过EMIF总线从该从图形信号发生单元读取低速信号数据。

本发明具有以下优点：

1)本发明能够将多台能独立动作的图形信号发生器级联成一套具备多路测试信号输出能力的图形信号发生系统，该图形信号发生系统能够根据级联单元的ID管脚的配置状态自动识别出参与级联的图形信号发生器的主从关系，且可以根据参与级联的图形信号发生器的数量自定义测试信号输出接口的数量，能同时为多个待测的显示模组提供测试所需的相同的图形、电源及时序控制信号。

2)本发明的主图形信号发生器通过高速transceiver与从图形信号发生器进行以太网数据的互联通讯，上位机的模组测试文件及控制指令下发到主图形信号发生器后，通过主图形信号发生器的高速transceiver也同时传送到从图形信号发生器，而且上位机也可以通过主图形信号发生器的高速transceiver回传从图形信号发生器的数据信息，从而实现上位机与主、从图形信号发生器之间的超高带宽、低延时的通讯性能。

3)本发明的主图形信号发生器通过EMIF总线与从图形信号发生器进行低速信号数据(如串口、I2C、SPI、IP拨码地址等信号数据)的互联通讯，简化了通信协议，实现较高的带宽和极低的延时。

附图说明

图1本发明一实施例的系统结构示意图；

图2本发明一实施例级联数据的传递示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

实施例一

如图1所示，本发明一实施例的自适应级联的图形信号发生系统，通过将2个图形信号发生器进行自适应级联，输出4路LVDS测试信号，从而能够同时为4台待测显示模组提供测试所需的点屏信号。本实施例的图形信号发生系统包括1个上位机、1个能提供2路LVDS测试信号的主图形信号发生器、1个能提供2路LVDS测试信号的从图形信号发生器，以及1个背板，其中：

1)上位机用于给主图形信号发生器和从图形信号发生器发送模组测试文件及控制指令，并用于接收、显示主图形信号发生器和从图形信号发生器的回传数据；

2)主图形信号发生器包括设置有图形信号生成模块的主FPGA芯片1、设置有电源管理模块的主FPGA芯片2、设置有程序加载模块的主CPLD芯片；主FPGA芯片1外接有可提供2路LVDS测试信号的LVDS接口板(也可选配提供MIPI测试信号的MIPI接口板、提供DP测试信号的DP接口板)，用于同时为2台待测显示模组提供测试所需的LVDS测试信号；主FPGA芯片2用于为待测显示模组提供测试所需的驱动电源；主CPLD芯片用于为主FPGA芯片1提供加载文件；

3)从图形信号发生器包括设置有图形信号生成模块的从FPGA芯片1、设置有电源管理模块的从FPGA芯片2、设置有程序加载模块的从CPLD芯片；从FPGA芯片1外接有可提供2路LVDS测试信号的LVDS接口板(也可选配提供MIPI测试信号的MIPI接口板、提供DP测试信号的DP接口板)，用于同时为2台待测显示模组提供测试所需的LVDS测试信号；从FPGA芯片2用于为待测显示模组提供测试所需的驱动电源；从CPLD芯片用于为从FPGA芯片1提供加载文件；

4)背板用于级联主图形信号发生器和从图形信号发生器；

5)主图形信号发生器上设有与上位机进行以太网数据通讯的ETH接口，主FPGA芯片1上对应的设有ETH端口。

上述实施例中，主FPGA芯片1具有主GTP收发器端口和第一ID端口，从FPGA芯片1具有从GTP收发器端口和第二ID端口；背板的连接器上具有1组与主GTP收发器端口电连接的第一管脚、1组与从GTP收发器端口电连接的第二管脚、1组与第一ID端口电连接的第一ID管脚、以及1组与第二ID端口电连接的第二ID管脚。其中，主GTP收发器端口的收、发信道对应的第一管脚分别与从GTP收发器端口的收、发信道对应的第二管脚进行交叉电连接。本实施例中，第一ID管脚的被配置为高电平，主FPGA芯片1侦测到第一ID管脚被配置为高电平后，自动识别主图形信号发生器为Master；第二ID管脚被配置为低电平，从FPGA芯片1侦测到第二ID管脚被配置为低电平后，自动识别从图形信号发生器为Slave。

上述实施例中，主FPGA芯片1上还具有主EMIF端口、主GPIO端口，从FPGA芯片1上还具有从EMIF端口、从GPIO端口；背板的连接器上还具有1组与主EMIF端口电连接的第三管脚、1组与从EMIF端口电连接的第四管脚、1组与主GPIO端口电连接的第五管脚、1组与从GPIO端口电连接的第六管脚，其中，第三管脚与第四管脚电连接；第五管脚与第六管脚电连接。

上述实施例中，主图形信号发生器的动作过程为：

1)程序升级、加载过程

当主图形信号发生器需要进行程序升级时，上位机首先通过以太网将升级文件下发到主FPGA芯片1中，然后主FPGA芯片1通过EMIF(external memory interface，外部存储器接口)总线将上位机下发的升级文件传送给主CPLD芯片，主CPLD芯片会将升级文件写入到Nandflash中，实现快速升级；当主图形信号发生器启动后，主CPLD芯片通过FPP(FastPassive Parallel，快速被动并行)配置端口向主FPGA芯片1传送配置文件，完成主FPGA芯片1的的快速加载。

2)生成LVDS图像测试信号、多路驱动电源的过程：

上位机通过以太网将测试所需的模组测试文件(测试图片、模组配置数据、时序timing、电源配置信息)和系统控制指令下发到主FPGA芯片1中，然后主FPGA芯片1将测试图片、时序timing等文件存储在外挂的DDR/eMMC中，将电源配置信息(包括输出的电源电压、开关电时序、过流过压、欠流欠压等配置信息)通过SSI(Source-Synchronous Interfaces，源同步接口)总线发给主FPGA芯片2，并根据模组配置数据完成待测显示模组的配置。主FPGA芯片1在收到上位机下发的点屏测试指令后，设置于主FPGA芯片1的图形信号生成模块会根据待测显示模组的接口类型(包含于模组配置数据中)、时序timing、测试图片生成图像测试信号，图像测试信号在经过外接于主FPGA芯片1的LVDS接口板后转换成待测显示模组测试所需的LVDS图像测试信号。同时，主FPGA芯片2在收到上位机下发的点屏测试指令后，按照开电时序向待测显示模组提供测试所需的多路驱动电源，并根据过流过压、欠流欠压配置情况分别对输出的多路驱动电源进行实时监控。

上述实施例中，从图形信号发生器的程序升级、加载过程，以及生成LVDS图像测试信号、多路驱动电源的过程均与主图形信号发生器一致。

如图2所示，上述实施例中，主、从图形信号发生器经过背板级联后，相当于封装成了一套大的图形信号发生系统，因而对外只有一套控制接口，即对外只保留主图形信号发生器的控制接口(ETH接口、UART接口、IP地址拨码开关等)，从图形信号发生器的控制接口不对外通讯。上位机通过以太网将测试所需的模组测试文件、系统控制指令下发到主FPGA芯片1后，数据经过Master的PHY、MAC、IP及UDP协议层(MAC、IP及UDP协议层均使用FPGA逻辑实现)后，传入Master的第一TX&RX Arbiter模块(以太网收发仲裁)，第一TX&RX Arbiter直接将数据发给第一CPU模块和主GTP收发器端口(第一CPU模块在接收数据后，完成上述实施例中主图形信号发生器生成LVDS图像测试信号、多路驱动电源的过程)，主GTP收发器端口将数据传给Slave的从GTP收发器端口，然后进入Slave的第二TX&RX Arbiter模块，然后将数据发给Slave的第二CPU模块(第二CPU模块在接收数据后，完成上述实施例中从图形信号发生器生成LVDS图像测试信号、多路驱动电源的过程)。

如图2所示，上述实施例中，当Master的第一CPU模块需要向上位机回传数据时，回传数据会先存储在第一TX&RX Arbiter模块的FIFO中，若此时Slave的第二CPU模块无数据回传请求，则直接将FIFO中的数据通过以太网协议栈发送给上位机。当Slave的第二CPU模块需要向上位机回传数据时，数据经过第二TX&RX Arbiter模块后，不经过以太网协议栈(图2虚框部分)，而是直接经过从GTP收发器端口发送给Master，Master将Slave回传的数据信息存储在第一TX&RX Arbiter模块的FIFO中，若此时Master的第一CPU模块无数据回传请求，则直接将FIFO中的数据通过以太网协议栈发送给上位机。若Master、Slave都要向上位机回传数据信息，则Master的第一TX&RX Arbiter模块根据时间片轮转的方法，分时将这些回传数据信息发送给上位机，从而大大降低了Master的第一CPU模块的负担。

如图2所示，上述实施例中，当Master需要向Slave发送对于低速信号数据(如Master本地的图像数据，或者串口、I2C、SPI、IP拨码地址等数据信号)时，Master会通过EMIF总线直接将这些低速信号数据发送给Slave。当Slave需要向Master发送对于低速信号数据，Slave会先通过从GPIO端口向Master的主GPIO端口发送触发信号，触发Master通过EMIF总线从Slave中读取这些低速信号数据，并通过Maste对应的低速信号接口发送给外部设备。

上述实施例中，图1、图2中的GTPx4表示4Lane的GTP，SSIx4表示SSI位宽为4位，FPPx8表示FPP为8位，UARTx3表示3个UART。第一CPU模块为主FPGA芯片1的内嵌NiosII处理器，或MicroBlaze处理器，或ARM处理器；第二CPU模块为从FPGA芯片1的内嵌NiosII处理器，或MicroBlaze处理器，或ARM处理器。

实施例二

本发明另一实施例的自适应级联的图形信号发生系统，通过将3个图形信号发生器进行自适应级联，输出6路LVDS测试信号，从而能够同时为6台待测显示模组提供测试所需的点屏信号。本实施例的图形信号发生系统包括1个上位机、1个能提供2路LVDS测试信号的主图形信号发生器、1个能提供2路LVDS测试信号的第一从图形信号发生器、1个能提供2路LVDS测试信号的第二从图形信号发生器，以及1个背板，其中：

1)上位机用于给主图形信号发生器、第一从图形信号发生器和第二从图形信号发生器发送模组测试文件及控制指令，并用于接收、显示主图形信号发生器、第一从图形信号发生器和第二从图形信号发生器的回传数据；

2)主图形信号发生器包括设置有图形信号生成模块的主FPGA芯片1、设置有电源管理模块的主FPGA芯片2、设置有程序加载模块的主CPLD芯片3；主FPGA芯片1外接有可提供2路LVDS测试信号的LVDS接口板(也可选配提供MIPI测试信号的MIPI接口板、提供DP测试信号的DP接口板)，用于同时为2台待测显示模组提供测试所需的LVDS测试信号；主FPGA芯片2用于为待测显示模组提供测试所需的驱动电源；主CPLD芯片3用于为主FPGA芯片1提供加载文件；

3)第一从图形信号发生器包括设置有图形信号生成模块的从FPGA芯片11、设置有电源管理模块的从FPGA芯片21、设置有程序加载模块的从CPLD芯片31；从FPGA芯片11外接有可提供2路LVDS测试信号的LVDS接口板(也可选配提供MIPI测试信号的MIPI接口板、提供DP测试信号的DP接口板)，用于同时为2台待测显示模组提供测试所需的LVDS测试信号；从FPGA芯片21用于为待测显示模组提供测试所需的驱动电源；从CPLD芯片31用于为从FPGA芯片11提供加载文件；

4)第二从图形信号发生器包括设置有图形信号生成模块的从FPGA芯片12、设置有电源管理模块的从FPGA芯片22、设置有程序加载模块的从CPLD芯片32；从FPGA芯片12外接有可提供2路LVDS测试信号的LVDS接口板(也可选配提供MIPI测试信号的MIPI接口板、提供DP测试信号的DP接口板)，用于同时为2台待测显示模组提供测试所需的LVDS测试信号；从FPGA芯片22用于为待测显示模组提供测试所需的驱动电源；从CPLD芯片32用于为从FPGA芯片12提供加载文件；

5)背板用于级联主图形信号发生器和第一从图形信号发生器、第二从图形信号发生器；

6)主图形信号发生器上设有与上位机进行以太网数据通讯的ETH接口，主FPGA芯片1上对应的设有ETH端口。

上述实施例中，主FPGA芯片1具有主GTP收发器端口和第一ID端口，从FPGA芯片11具有从GTP收发器端口111和第二ID端口112，从FPGA芯片12具有从GTP收发器端口121和第二ID端口122；背板的连接器上具有1组与主GTP收发器端口电连接的第一管脚、1组与第一ID端口电连接的第一ID管脚、1组与从GTP收发器端口111电连接的第二管脚113、1组与第二ID端口112电连接的第二ID管脚114、1组与从GTP收发器端口121电连接的第二管脚123，以及1组与第二ID端口122电连接的第二ID管脚124。其中，主GTP收发器端口的收、发信道对应的第一管脚分别与从GTP收发器端口111的收、发信道对应的第二管脚113进行交叉电连接，同时，主GTP收发器端口的收、发信道对应的第一管脚分别与从GTP收发器端口121的收、发信道对应的第二管脚123进行交叉电连接。本实施例中，第一ID管脚的被配置为高电平，主FPGA芯片1侦测到第一ID管脚被配置为高电平后，自动识别主图形信号发生器为Master；第二ID端口112被配置为低电平，从FPGA芯片11侦测到第二ID端口112被配置为低电平后，自动识别第一从图形信号发生器为Slave1；第二ID端口122被配置为低电平，从FPGA芯片12侦测到第二ID端口122被配置为低电平后，自动识别第二从图形信号发生器为Slave2。

上述实施例中，主FPGA芯片1上还具有主EMIF端口、主GPIO端口，从FPGA芯片11上还具有从EMIF端口115、从GPIO端口116，从FPGA芯片12上还具有从EMIF端口125、从GPIO端口126；背板的连接器上还具有1组与主EMIF端口电连接的第三管脚、1组与主GPIO端口电连接的第五管脚、1组与从EMIF端口115电连接的第四管脚117、1组与从GPIO端口116电连接的第六管脚118、1组与从EMIF端口125电连接的第四管脚127、1组与从GPIO端口126电连接的第六管脚128，其中，第三管脚与第四管脚117电连接，第五管脚与第六管脚118电连接，同时，第三管脚还与第四管脚127电连接，第五管脚还与第六管脚128电连接。

上述实施例中，3个图形信号发生器经过背板级联后，相当于封装成了一套大的图形信号发生系统，因而对外只有一套控制接口，即对外只保留主图形信号发生器的控制接口(ETH接口、UART接口、IP地址拨码开关等)，2个从图形信号发生器的控制接口不对外通讯。上位机通过以太网将测试所需的模组测试文件、系统控制指令下发到主FPGA芯片1后，数据经过Master的PHY、MAC、IP及UDP协议层(MAC、IP及UDP协议层均使用FPGA逻辑实现)后，传入Master的第一TX&RX Arbiter模块(以太网收发仲裁)，第一TX&RX Arbiter直接将数据发给第一CPU模块和主GTP收发器端口(第一CPU模块在接收数据后，完成上述实施例中主图形信号发生器生成LVDS图像测试信号、多路驱动电源的过程)，主GTP收发器端口将数据传给Slave1的从GTP收发器端口111以及Slave2的从GTP收发器端口121。

本领域的技术人员容易理解，本说明书未作详细描述的内容属于本领域专业技术人员公知的现有技术，以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种自适应级联的图形信号发生系统，其特征在于，该图形信号发生系统包括上位机、主图形信号发生单元、至少1个从图形信号发生单元，以及用于级联该主图形信号发生单元与该至少1个从图形信号发生单元的级联单元；其中，

该主图形信号发生单元具有主GTP收发器端口和第一ID端口，该至少1个从图形信号发生单元分别具有从GTP收发器端口和第二ID端口；

该级联单元具有1组与该主GTP收发器端口电连接的第一管脚、分别与每个该从GTP收发器端口电连接的至少1组第二管脚，以及1组与该第一ID端口电连接的第一ID管脚、分别与每个该第二ID端口电连接的至少1组第二ID管脚；该主GTP收发器端口的收、发信道对应的第一管脚分别与每个该从GTP收发器端口的收、发信道对应的第二管脚进行交叉电连接；

该主GTP收发器端口用于将上位机下发的模组测试文件和系统控制指令传送到该至少1个从图形信号发生单元；该至少1组第二ID管脚的电平配置状态与该第一ID管脚的电平配置状态不同。

2.根据权利要求1所述的图形信号发生系统，其特征在于，该主GTP收发器端口还用于将该至少1个从图形信号发生单元的回读数据上传到该上位机。

3.根据权利要求1所述的图形信号发生系统，其特征在于，该主图形信号发生单元还具有主EMIF端口，该至少1个从图形信号发生单元还分别具有从EMIF端口；该级联单元还具有1组与该主EMIF端口电连接的第三管脚，以及分别与每个该从EMIF端口电连接的至少1组第四管脚；该第三管脚分别与每个该从EMIF端口对应的第四管脚电连接；

该主图形信号发生单元通过该主EMIF端口分别与每个该从EMIF端口对应的从图形信号发生单元进行低速信号数据交互。

4.根据权利要求1所述的图形信号发生系统，其特征在于，该主图形信号发生单元还具有主GPIO端口，该至少1个从图形信号发生单元还分别具有从GPIO端口；该级联单元还具有1组与该主GPIO端口电连接的第五管脚，以及分别与每个该从GPIO端口电连接的至少1组第六管脚；该第五管脚分别与每个该从GPIO端口对应的第六管脚电连接；

该至少1个从图形信号发生单元分别通过从GPIO端口向主GPIO端口发送触发信号，触发该主图形信号发生单元通过EMIF总线从该从图形信号发生单元读取低速信号数据。

5.根据权利要求1至4任一项所述的图形信号发生系统，其特征在于，该主图形信号发生单元包括设置有图形信号生成模块的第一可编程逻辑器件、设置有电源管理模块的第二可编程逻辑器件、设置有程序加载模块的第三可编程逻辑器件；

该第一可编程逻辑器件用于为待测显示模组提供测试所需的图形信号，该第二可编程逻辑器件用于为待测显示模组提供测试所需的驱动电源，该第三可编程逻辑器件用于为该第一可编程逻辑器件提供加载文件；

该主GTP收发器端口、第一ID端口设置于第一可编程逻辑器件上。

6.根据权利要求5所述的图形信号发生系统，其特征在于，该第一可编程逻辑器件上还设有ETH端口，该ETH端口用于接收上位机下发的模组测试文件和系统控制指令。

7.根据权利要求5所述的图形信号发生系统，其特征在于，该第一可编程逻辑器件用于通过SSI总线将上位机下发的电源配置信息传送给第二可编程逻辑器件，通过EMIF总线将上位机下发的升级文件传送给第三可编程逻辑器件；

该第三可编程逻辑器件通过FPP配置端口向第一可编程逻辑器件传送配置文件。

8.根据权利要求5所述的图形信号发生系统，其特征在于，每个该从图形信号发生单元均包括设置有图形信号生成模块的第四可编程逻辑器件、设置有电源管理模块的第五可编程逻辑器件、设置有程序加载模块的第六可编程逻辑器件；

该第四可编程逻辑器件用于为待测显示模组提供测试所需的图形信号，该第五可编程逻辑器件用于为待测显示模组提供测试所需的驱动电源，该第六可编程逻辑器件用于为该第四可编程逻辑器件提供加载文件；

该从GTP收发器端口、第二ID端口设置于第四可编程逻辑器件上。

9.根据权利要求8所述的图形信号发生系统，其特征在于，该第一可编程逻辑器件内嵌有第一CPU模块，该第一CPU模块为NiosII处理器，或MicroBlaze处理器，或ARM处理器；该第四可编程逻辑器件内嵌有第二CPU模块，该第二CPU模块为NiosII处理器，或MicroBlaze处理器，或ARM处理器；该第一CPU处理模块用于配置主图形信号发生单元的系统动作，该第二CPU处理模块用于配置从图形信号发生单元的系统动作；

该第一CPU处理模块还与该第二CPU处理模块通过EMIF总线进行低速信号数据交互。

10.根据权利要求8所述的图形信号发生系统，其特征在于，该第四可编程逻辑器件用于通过SSI总线将上位机下发的电源配置信息传送给第五可编程逻辑器件，通过EMIF总线将上位机下发的升级文件传送给第六可编程逻辑器件；

该第六可编程逻辑器件通过FPP配置端口向第四可编程逻辑器件传送配置文件。