CN107403794A - 包括倒装地安装的ic和垂直集成的电感器的半导体封装体 - Google Patents

包括倒装地安装的ic和垂直集成的电感器的半导体封装体 Download PDF

Info

Publication number
CN107403794A
CN107403794A CN201710362975.2A CN201710362975A CN107403794A CN 107403794 A CN107403794 A CN 107403794A CN 201710362975 A CN201710362975 A CN 201710362975A CN 107403794 A CN107403794 A CN 107403794A
Authority
CN
China
Prior art keywords
conductive carrier
pattern conductive
semiconductor package
package body
magnetic material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710362975.2A
Other languages
English (en)
Other versions
CN107403794B (zh
Inventor
赵应山
P·帕尔托
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies North America Corp
Original Assignee
Infineon Technologies North America Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies North America Corp filed Critical Infineon Technologies North America Corp
Publication of CN107403794A publication Critical patent/CN107403794A/zh
Application granted granted Critical
Publication of CN107403794B publication Critical patent/CN107403794B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10Inductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49534Multi-layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49537Plurality of lead frames mounted in one device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/645Inductive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • H01L23/49551Cross section geometry characterised by bent parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/141Analog devices
    • H01L2924/1425Converter
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19042Component type being an inductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19102Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Dc-Dc Converters (AREA)

Abstract

在一实施方式中,半导体封装体包括:倒装地安装在第一图案化导电载体上的集成电路(IC)、布置在IC之上的第二图案化导电载体和布置在第二图案化导电载体之上的磁性材料。所述半导体封装体还包括布置在磁性材料之上的第三图案化导电载体。第二图案化导电载体与第三图案化导电载体电耦接,以便形成半导体封装体中的集成的电感器的绕组。

Description

包括倒装地安装的IC和垂直集成的电感器的半导体封装体
技术领域
总体上如附图中的至少一个所示和/或结合附图中的至少一个所描述以及权利要求中所记载的那样,本公开针对一种包括倒装地安装的集成电路(IC)和垂直集成的电感器的半导体封装体。
背景技术
集成电路(IC)广泛地用于现代电子应用。例如,用于调压器的功率转换器切换级可被制造和封装为IC。这种功率转换器切换级IC通常包括高压侧控制晶体管、低压侧同步晶体管和设计成能够激励控制晶体管和同步晶体管的激励电路。
在许多常规实施方式中,包括功率转换器切换级IC的半导体封装体与功率转换器的输出电感器组合使用,所述输出电感器通常是相当大的分立器件。因此,在印刷电路板(PCB)上实施功率转换器的常规方法需要PCB面积足以容纳不仅包括包含功率转换器切换级IC的半导体封装体还包括用于功率转换器的输出电感器的并排布局。
发明内容
本公开涉及一种包括倒装地安装的集成电路(IC)和垂直地集成的电感器的半导体封装体。
根据本发明的一个方面,一种半导体封装体包括:倒装地安装在第一图案化导电载体上的集成电路(IC);布置在所述集成电路之上的第二图案化导电载体;布置在所述第二图案化导电载体之上的磁性材料;布置在所述磁性材料之上的第三图案化导电载体;所述第二图案化导电载体与所述第三图案化导电载体在所述磁性材料之外在端部处机械地耦接,以便形成围绕所述半导体封装体中的集成的电感器的所述磁性材料的周边边缘延伸的绕组。
根据一个可选的实施例,所述磁性材料包括磁芯。
根据一个可选的实施例,所述磁性材料包括包含有磁性颗粒的模塑化合物。
根据一个可选的实施例,所述IC包括功率转换器切换级,所述集成的电感器实施为所述功率转换器切换级的输出电感器。
根据一个可选的实施例,所述功率转换器切换级的切换节点耦接至所述第一图案化导电载体的切换节点区段。
根据一个可选的实施例,所述第二图案化导电载体和所述第三图案化导电载体耦接在所述切换节点区段与所述第一图案化导电载体的功率转换器输出区段之间。
根据一个可选的实施例,所述功率转换器切换级包括在所述切换节点处耦接至同步晶体管的控制晶体管,所述控制晶体管和同步晶体管包括硅晶体管。
根据一个可选的实施例,所述功率转换器切换级包括在所述切换节点处耦接至同步晶体管的控制晶体管,所述控制晶体管和同步晶体管包括III-V族晶体管。
根据一个可选的实施例,所述第三图案化导电载体包括引线框架的一部分。
根据一个可选的实施例,所述第二图案化导电载体和所述第三图案化导电载体包括引线框架的一部分。
根据一个可选的实施例,所述半导体封装体还包括布置在所述集成电路与所述第二图案化导电载体之间并与所述集成电路和所述第二图案化导电载体相接触的介电材料。
根据一个可选的实施例,所述第三图案化导电载体包括端部区段,所述端部区段沿着所述磁性材料的长度但在所述磁性材料之外延伸至所述第二图案化导电载体,使得所述第二图案化导电载体与所述第三图案化导电载体在所述磁性材料之外在端部处机械地耦接,以便形成围绕所述半导体封装体中的集成的电感器的所述磁性材料的周边边缘延伸的绕组。
附图说明
图1根据一实施方式示出了包括耦接至集成到半导体封装体中的电感器的集成电路(IC)的一示例性半导体封装体的视图。
图2根据一实施方式示出了呈现用于制造包括IC和垂直集成的电感器的半导体封装体的一示例性方法的流程图。
图3A根据一实施方式示出了显示根据图2的示例性流程图执行初始动作的结果的俯视图。
图3B根据一实施方式示出了图3A所示结构的剖视图。
图3C根据一实施方式示出了显示根据图2的示例性流程图执行后续动作的结果的俯视图。
图3D根据一实施方式示出了图3C所示结构的第一剖视图。
图3E根据一实施方式示出了图3C所示结构的第二剖视图。
图3F根据一实施方式示出了图3C所示结构的第三剖视图。
图3G根据一实施方式示出了显示根据图2的示例性流程图执行后续动作的结果的俯视图。
图3H根据一实施方式示出了显示根据图2的示例性流程图执行最终动作的结果的俯视图。
图3I根据一实施方式示出了图3H所示结构的第一剖视图。
图3J根据一实施方式示出了图3H所示结构的第二剖视图。
图4根据一实施方式示出了包括IC和垂直集成的电感器的半导体封装体的剖视图。
图5根据另一实施方式示出了包括IC和垂直集成的电感器的半导体封装体的剖视图。
具体实施方式
以下描述包含与本公开中的实施方式有关的具体信息。本领域技术人员应认识到,本公开可以以与本文具体讨论的方式不同的方式实施。本申请中的附图及其所附的详细描述仅针对示例性实施方式。除非另有说明,附图中的相似或相应的元件可用相似或相应的附图标记表示。此外,本申请中的附图和说明书通常不按比例绘制,并不意图对应实际的相对尺寸。
如上所述,集成电路(IC)广泛地用于现代电子应用中。例如,用于调压器的功率转换器切换级可被制造和封装为IC。这种功率转换器切换级IC通常包括高压侧控制晶体管、低压侧同步晶体管和设计成能够激励控制晶体管和同步晶体管的激励电路。作为一特定示例,降压转换器可包括切换级IC,以将较高电压直流(DC)输入转换为用于低电压应用的较低电压DC输出。
图1根据一实施方式示出了包括与功率转换器的输出电感器相结合的示例性切换级IC的功率转换器的视图。功率转换器100包括半导体封装体102和耦接在半导体封装体102的输出端106与接地之间的输出电容器108。如图1所示,半导体封装体102包括IC 110,所述IC 110实施为功率转换器100的单片集成式切换级,半导体封装体102还包括功率转换器100的耦接在IC 110与半导体封装体102的输出端106之间的输出电感器104。如图1进一步所示,功率转换器100构造成能够接收输入电压VIN,并且能够在输出端106提供转换的电压、例如被整流和/或降压的电压作为VOUT
应注意,为了说明的简单和简明,本申请公开的IC封装方案在某些情况下将参照功率转换器的特定实施方式、例如图1所示的降压转换器实施方式来描述。然而,需要强调的是,这种实施方案仅仅是示例性的,本文所公开的本发明的原理广泛地适用于各种不同的应用,不仅包括降压和升压转换器,而且包括IC和集成电感器的共同封装在其中将有利或被期望的任何应用。
根据图1所示的特定但非限制性实施方式,例如,IC 110可包括构造为半桥的呈金属氧化物半导体场效应晶体管(MOSFET)形式的两个功率切换器。也就是说,IC 110可包括高压侧或控制FET112(Q1)、低压侧或同步FET116(Q2)以及用于激励控制FET112和同步FET116激励电路118。如图1进一步所示,控制FET112在切换节点114处耦接至同步FET116,所述切换节点114又通过输出电感器104耦接至半导体封装体102的输出端106。如图1还示出的那样,功率转换器100的输出电感器104例如通过与IC 110垂直集成而集成至半导体封装体102中,如下文更详细地描述的那样。
例如,控制FET112和同步FET116可实施为具有垂直设计的基于IV族的功率FET、例如硅功率MOSFET。然而,应注意,在一些实施方式中,控制FET112和同步FET116中的一个或两个可采用其他基于IV族材料或基于III-V族半导体的功率晶体管的形式。
还应注意到,本文所用的短语“III-V族”是指包含至少一种III族元素和至少一种V族元素的化合物半导体。举例来说,III-V族半导体可采用包含氮和至少一种III族元素的III-氮化物半导体的形式。例如,III-氮化物功率FET可利用氮化镓(GaN)制造,其中,III族元素包括若干或大量的镓,但还可包括除了镓之外的其它III族元素。由此,在一些实施方式中,控制FET112和同步FET116中的一个或两个可采用III-氮化物功率FET、例如III-氮化物高电子迁移率晶体管(HEMT)的形式。
下面说明图2,图2示出了流程图220,所述流程图220呈现用于制造包括IC和垂直集成的电感器的半导体封装体的一示例性方法。流程图20所描述的示例性方法在导电承载结构的一部分上执行,所述导电承载结构例如可以是半导体封装体引线框架,或者可采用导电片或导电板的形式。
关于图3A、3B、3C、3D、3E、3F、3G、3H、3I和3J(以下称为“图3A-3J”),根据一实施方式,那些图中所示的结构322、324、326和328示出了执行流程图220的方法的结果。例如,图3A和3B中的结构322表示第一图案化导电载体330,IC 310倒装地安装在第一图案化导电载体330上(动作222)。图3C、3D、3E和3F中的结构324示出了第二图案化导电载体340,所述第二图案化导电载体340布置在IC 310之上(动作224)。图3G中的结构326示出了磁性材料350,所述磁性材料350布置在第二图案化导电载体340之上(动作226),等等。
参照图2中的流程图220,结合图1和3A,流程图220开始于将IC 310倒装地安装在第一图案化导电载体330上(动作222)。第一图案化导电载体330可以是用作图1中的半导体封装体102的一部分的完全图案化的导电载体。如图3A所示,第一图案化导电载体330具有包括区段332、切换节点区段314和输出区段306的多个区段。
IC 310和第一图案化导电载体330的输出区段306相应地大致对应于图1中的半导体封装体102的IC 110和输出端106,并且可同样具有本申请中的属于那些相应特征的任何特性。由此,在一实施方式中,IC 310可以是包括控制FET112、同步FET116、切换节点114和激励电路118的功率转换器切换级IC。此外,在这种实施方式中,第一图案化导电载体330的切换节点区段314可电耦接至IC 110/310的切换节点114,而第一图案化导电载体330的输出区段306可提供由功率转换器100产生的VOUT
第一图案化导电载体330可由具有适当低电阻值的任何导电材料形成。可形成第一图案化导电载体330的材料的示例包括铜(Cu)、铝(Al)或导电合金。在一实施方式中,如上所述,可利用半导体封装体引线框架的一部分来实施第一图案化导电载体330。
参照图3B,图3B根据一实施方式示出了结构322的沿图3A中的观测线3B-3B的剖视图。如图3B所示,利用包括接触体336a和336b的电接触体,将IC 310倒装地安装在第一图案化导电载体330的晶片接收侧334上。如图3B进一步所示,IC 310通过接触体336a耦接至第一图案化导电载体330的切换节点区段314,并且通过接触体336b耦接至第一图案化导电载体330的区段332。
接触体336a和336b可以是适于将IC 310倒装地安装在第一图案化导电载体330的晶片接收侧上的任何导电体。作为一特定示例,接触体336a和336b可以是焊料体,例如焊球或焊接凸点。应注意,在IC 310为功率转换器切换级IC、例如图1中的IC 110的实施方式中,接触体336a将IC110/310的切换节点114电耦接至第一图案化导电载体330的切换节点区段314。
继续参照图2,下面说明图3C中的结构324,流程图220以将第二图案化导电载体340布置在IC 310之上(动作224)继续。如图3C所示,第二图案化导电载体340包括多个指状部,所述多个指状部包括指状部342、344、346和348。如第一导电载体330那样,第二图案化导电载体340可由具有适当低电阻值的任何导电材料形成。可形成第二图案化导电载体340的材料的示例包括Cu、Al或导电合金。在一实施方式中,可利用半导体封装体引线框架的一部分来实施第二图案化导电载体340。
参照图3D,图3D根据一实施方式示出了结构324的沿图3C中的观测线3D-3D的剖视图。如图3D所示,除了具有多个指状物、例如指状部342之外,第二图案化导电载体340还可包括腿状部、例如第一腿状部352。例如,第一腿状部352可以是第二图案化导电载体340的基本上垂直于指状部342定向的一部分。如图3D进一步所示,第二图案化导电载体340的第一腿状部352邻接指状部342,同时通过导电结合材料345附接至第一图案化导电载体330的切换节点区段314。
导电结合材料354可以是适于用作导电粘合剂的任何物质。例如,导电结合材料354可以是导电环氧树脂、焊料、导电烧结材料或扩散结合材料。由此,根据图3D所示的实施方式,第二图案化导电载体340的第一腿状部352和指状部342电耦接至第一图案化导电载体330的切换节点区段314。
参照图3E,图3E根据一实施方式示出了结构324的沿图3C中的观测线3E-3E的剖视图。如图3E所示,第二图案化导电载体340的指状部344布置在IC 310之上。然而,与第二图案化导电载体340的指状部342不同,指状部344未连接至对应于图3D中的第一腿状部352的腿状部。应注意,如图3E所示的指状部344那样,指状部346以及第二图案化导电载体340的位于指状部342与指状部348之间的所有其他指状部没有连接至如图3D中的第一腿状部352那样的腿状部。
现在参照图3F,图3F根据一实施方式示出了结构324的沿图3C中的观测线3F-3F的剖视图。如图3F所示,如图3D中的指状部342那样,第二图案化导电载体340的指状部348连接至第二图案化导电载体340的腿状部、即第二腿状部358。此外,类似于第一腿状部352,第二腿状部358可以是第二图案化导电载体340的基本上垂直于指状部348定向的一部分。如图3F进一步所示,除了与指状部348邻接之外,第二腿状部358还通过导电结合材料354附接至第一图案化导电载体的输出区段306。
由此,根据图3C、3D、3E和3F所示的实施方式,第二图案化导电载体340布置在IC310之上,包括多个指状部、例如指状部342、344、346和348,并且包括第一和第二腿状部352和356。此外,第二图案化导电载体340通过第一腿状部352和导电结合材料354电耦接至第一图案化导电载体330的切换节点区段314。第二图案化导电载体340还通过第二图案化导电载体340的第二腿状部358和导电结合材料354电耦接至第一图案化导电载体330的输出区段306。
下面还参照图2说明图3G中的结构326,流程图220以将磁性材料350布置在第二图案化导电载体340之上(动作226)继续。磁性材料350可以是适于用作电感器芯的任何材料。例如,磁性材料350可采用磁芯、例如图1中的输出电感器104的高稳定性铁氧体芯的形式。
下面说明图3H中的结构328,流程图220可以以将第三图案化导电载体360布置在磁性材料350之上(动作228)结束。如图3H所示,第三图案化导电载体360可以是具有多个倾斜的指状部的完全图案化的导电载体,所述多个倾斜的指状部包括倾斜的指状部362、364和366。
如第一图案化导电载体330和第二图案化导电载体340那样,第三图案化导电载体360可由具有适当低电阻值的任何导电材料形成。可形成第三图案化导电载体360的材料的示例包括Cu、铝Al或导电合金。在一实施方式中,可利用半导体封装体引线框架的一部分来实施第三图案化导电载体360。换句话说,在不同的实施方式中,可利用相应的半导体封装体引线框架来实施第一图案化导电载体330、第二图案化导电载体340和第三图案化导电载体360中的任一个、所有或任何组合。
参照图3I,图3I根据一实施方式示出了结构328的沿图3H中的观测线3I-3I的剖视图。如图3I所示,除了具有多个倾斜的指状部、例如倾斜的指状部362之外,第三图案化导电载体360还包括多个腿状部、例如腿状部372。腿状部372可以是第三图案化导电载体360的大致垂直于倾斜的指状部362定向的一部分。应注意,倾斜的指状部362在图3I中仅部分地示出,因为倾斜的指状部362将从对应于图3H中的观测线3I-3I的视角仅部分地可见。
如图3I进一步所示,第三图案化导电载体360的腿状部372邻接倾斜的指状部362,同时通过导电结合材料354附接至第二图案化导电载体340的指状部342。由此,根据图3I所示的实施方式,第三图案化导电载体360的腿状部372和倾斜的指状部362电耦接至第二图案化导电载体340。
因此,如下文更详细地描述的那样,第二图案化导电载体340与第三图案化导电载体360电耦接,以便为垂直集成的电感器304提供绕组。电感器304大致对应于图1中的输出电感器104,并且可同样具有本申请中的属于该相应特征的任何特性。也就是说,在一实施方式中,电感器304可以是功率转换器、例如图1中的功率转换器100的输出电感器。
现在参照图3J,图3J根据一实施方式示出了结构328的沿图3H中的观测线3J-3J的剖视图。如图3J所示,第三图案化导电载体360的倾斜的指状部364和倾斜的指状部366中的每一个都部分地覆盖在第二图案化导电载体340的指状部344之上。如倾斜的指状部362那样,第三图案化导电载体360的倾斜的指状部364和366中的每一个都连接至第三图案化导电载体360的两个腿状部。例如,参照图3H和3J组合,公开了第三图案化导电载体360的倾斜的指状部366通过第三图案化导电载体360的腿状部376和导电结合材料354电耦接至第二图案化导电载体340的指状部344。倾斜的指状部366还通过另一腿状部376(在图3J中不可见)和导电结合材料354电耦接至邻近指状部344的指状部346。
类似地,参照图3H和3J组合,公开了第三图案化导电载体360的倾斜的指状部364通过第三图案化导电载体360的腿状部374和导电结合材料354电耦接至第二图案化导电载体340的指状部344。倾斜的指状部364还通过另一腿状部374(图3J中不可见)和导电结合材料354电耦接至第二图案化导电载体340的位于指状部342与344之间并且邻近指状部342和344中的每一个的指状部。腿状部374和376可以是第三图案化导电载体360的基本上垂直于并邻近相应的倾斜的指状部364和366定向的一部分。
由此,根据图3H、3I和3J所示的实施方式,第三导电载体360的每个倾斜的指状部都耦接至第二图案化导电载体340的相邻指状部之间并形成导电桥。因此,第二图案化导电载体340的指状部与第三图案化导电载体360的倾斜的指状部电耦接,以形成输出电感器304的从指状部342到指状部348围绕磁性材料350的连续绕组。因此,第二图案化导电载体340和第三图案化导电载体360耦接在第一图案化导电载体330的切换节点区段314与第一图案化导电载体330的输出区段306之间。
下面说明图4,图4根据一实施方式示出了包括IC 410和垂直集成的电感器404的半导体封装体402的剖视图。应注意,半导体封装体402大致对应于图1中的半导体封装体102,并且可同样具有本申请中的属于该相应特征的任何特性。还应注意,示出的半导体封装体402所包括的特征大致对应于图3H、3I和3J中的从对应于图3H中的观测线3J-3J的视角观察的结构328。
半导体封装体402包括IC 410,所述IC 410通过接触体436a和436b倒装地安装在第一图案化导电载体430的切换节点区段414和区段432的晶片接收侧434上。如图4所示,半导体封装体402还包括布置在IC 410之上的具有指状部444的第二图案化导电载体440和布置在第二图案化导电载体440之上的磁性材料450。如图4进一步所示,半导体封装体402包括布置在磁性材料450之上的具有倾斜的指状部464和466以及腿状部474和476的第三图案化导电载体460。图4中还示出了导电结合材料454和封装密封剂480。
IC 410、接触体436a和436b以及第一图案化导电载体430相应地大致对应于图3A-3J中的IC 310、接触体336a和336b以及第一图案化导电载体330,并且可同样具有上述属于这些相应特征的任何特性。除了对应于IC 310,IC 410还大致对应于图1中的IC 110,并且可同样具有上述属于该相应特征的任何特性。也就是说,在一实施方式中,IC 410可以是用于功率转换器100的切换级IC。
第二图案化导电载体440、磁性材料450、第三图案化导电载体460和导电结合材料454相应地大致对应于第二图案化导电载体340、磁性材料350、第三图案化导电载体360和导电结合材料354,并且可同样具有上述属于相应特征的任何特性。应注意,封装密封剂480可以是通常用于半导体封装体的任何合适的介电模塑化合物或包封材料。
如上文参照图3H、3I和3J所讨论的那样,第二图案化导电载体440的指状部与第三图案化导电载体460的倾斜的指状部电耦接,以形成输出电感的连续绕组,所述连续绕组从第二图案化导电载体440的与图3H中的指状部342相对应的指状部到第二图案化导电载体440的与图3H中的指状部348相对应的指状部围绕磁性材料450。因此,第二图案化导电载体440和第三图案化导电载体460耦接在第一图案化导电载体430的切换节点区段414与第一图案化导电载体430的与图3H中的输出区段306相对应的输出区段之间。因此,输出电感器404通过使提供输出电感器404的磁芯的磁性材料450被第二图案化导电载体440和第三图案化导电载体460所提供的电感绕组围绕而垂直地集成至半导体封装体402中。
下面说明图5,图5根据另一实施方式示出了包括IC 510和垂直集成的电感器504的半导体封装体502的剖视图。应注意,半导体封装体502大致对应于图1/4中的半导体封装体102/402,并且可同样具有本申请中属于该相应特征的任何特性。还应注意,除了磁性材料590之外,示出的半导体封装体502所包括的特征大致对应于图3H、3I和3J中的从对应于图3H中的观测线3J-3J的视角观察的结构328。
半导体封装体502包括IC 510,所述IC 510通过接触体536a和536b倒装地安装在第一图案化导电载体530的切换节点区段514和区段532的晶片接收侧534上。如图5所示,半导体封装体502还包括布置在IC 510之上的具有指状部544的第二图案化导电载体540和布置在第二图案化导电载体540之上的磁性材料590。如图5进一步所示,半导体封装体502包括布置在磁性材料590之上的具有倾斜的指状部564和566以及脚部574和576的第三图案化导电载体560。图5还示出了导电结合材料554和封装密封剂580。
IC 510、接触体536a和536b以及第一图案化导电载体530相应地大致对应于图3A-3J中的IC 310、接触体336a和336b以及第一图案化导电载体330,并且可同样具有上述属于那些对应特征的任何特性。除了对应于IC 310,IC 510还大致对应于图1中的IC 110,并且可同样具有上述属于该相应特征的任何特性。也就是说,在一实施方式中,IC 510可以是用于功率转换器100的切换级IC。
第二图案化导电载体540、第三图案化导电载体560和导电结合材料554相应地大致对应于第二图案化导电载体340、第三图案化导电载体360和导电结合材料354,并且可同样具有上述属于那些相应特征的任何特性。封装密封剂580可以是通常用于半导体封装体的任何合适的介电模塑化合物或包封材料。
半导体封装体502与半导体封装体402具有下述区别:根据本实施方式,例如,输出电感器504的磁性材料590由封装密封剂580提供,所述封装密封剂580可以是包含磁性颗粒592的模塑化合物。磁性颗粒592可以是铁氧体颗粒,例如,所述铁氧体颗粒可在第二图案化导电载体540的指状部544与第三图案化导电载体560的倾斜的指状部564和566之间以及在提供输出电感器504的绕组的第二图案化导电载体540的所有其它指状部与第三图案化导电载体560的倾斜的指状部之间分散在封装密封剂580中。
如上文参照图3H、3I和3J所讨论的那样,第二图案化导电载体540的指状部与第三图案化导电载体560的倾斜的指状部电耦接,以形成输出电感504的连续绕组,所述连续绕组从第二图案化导电载体540的与图3H中的指状部342相对应的指状部至第二图案化导电载体540的与图3H中的指状部348相对应的指状部围绕磁性材料590。因此,第二图案化导电载体540和第三图案化导电载体560耦接在第一图案化导电载体530的切换节点区段514与第一图案化导电载体530的与图3H中的输出区段306相对应的输出区段之间。因此,输出电感器504通过使输出电感器504的磁性材料590被第二图案化导电载体540和第三图案化导电载体560所提供的电感绕组包围而垂直地集成至半导体封装体502中。
由此,本申请公开了一种半导体封装体,其包括倒装地安装的IC和垂直集成的电感器,所述半导体封装体提供高度紧凑的设计。在一实施方式中,例如,公开的半导体封装体可为适于用作调压器的功率转换器切换级IC提供封装体。通过将布置在倒装地安装至第一图案化导电载体的IC之上的第二图案化导电载体的指状部耦接至第三图案化导电载体的倾斜的指状部,本文公开的实施方式使得能够利用第二和第三图案化导电载体来提供输出电感器的绕组,使输出电感器的磁芯布置在第二与第三图案化导电载体之间。因此,本文公开的封装方案有利地使得实施与电感器组合的IC所需的印刷电路板表面积大大减少。
从上述描述可以看出,可使用各种技术来实现本申请中描述的概念,并不脱离这些概念的范围。此外,虽然已经具体参照某些实施方式描述了这些概念,但是本领域普通技术人员应认识到,可以在形式和细节上进行改变,并不脱离这些概念的范围。因此,所描述的实施方式在所有方面都被认为是说明性的而不是限制性的。还应当理解,本申请不限于本文所描述的特定实施方式,而是可进行许多重新布置、修改和替换,并不脱离本公开的范围。

Claims (12)

1.一种半导体封装体,包括:
倒装地安装在第一图案化导电载体上的集成电路(IC);
布置在所述集成电路之上的第二图案化导电载体;
布置在所述第二图案化导电载体之上的磁性材料;
布置在所述磁性材料之上的第三图案化导电载体;
所述第二图案化导电载体与所述第三图案化导电载体在所述磁性材料之外在端部处机械地耦接,以便形成围绕所述半导体封装体中的集成的电感器的所述磁性材料的周边边缘延伸的绕组。
2.根据权利要求1所述的半导体封装体,其特征在于,所述磁性材料包括磁芯。
3.根据权利要求1所述的半导体封装体,其特征在于,所述磁性材料包括包含有磁性颗粒的模塑化合物。
4.根据权利要求1所述的半导体封装体,其特征在于,所述IC包括功率转换器切换级,所述集成的电感器实施为所述功率转换器切换级的输出电感器。
5.根据权利要求4所述的半导体封装体,其特征在于,所述功率转换器切换级的切换节点耦接至所述第一图案化导电载体的切换节点区段。
6.根据权利要求5所述的半导体封装体,其特征在于,所述第二图案化导电载体和所述第三图案化导电载体耦接在所述切换节点区段与所述第一图案化导电载体的功率转换器输出区段之间。
7.根据权利要求5所述的半导体封装体,其特征在于,所述功率转换器切换级包括在所述切换节点处耦接至同步晶体管的控制晶体管,所述控制晶体管和同步晶体管包括硅晶体管。
8.根据权利要求5所述的半导体封装体,其特征在于,所述功率转换器切换级包括在所述切换节点处耦接至同步晶体管的控制晶体管,所述控制晶体管和同步晶体管包括III-V族晶体管。
9.根据权利要求1所述的半导体封装体,其特征在于,所述第三图案化导电载体包括引线框架的一部分。
10.根据权利要求1所述的半导体封装体,其特征在于,所述第二图案化导电载体和所述第三图案化导电载体包括引线框架的一部分。
11.根据权利要求1所述的半导体封装体,其特征在于,所述半导体封装体还包括布置在所述集成电路与所述第二图案化导电载体之间并与所述集成电路和所述第二图案化导电载体相接触的介电材料。
12.根据权利要求1所述的半导体封装体,其特征在于,所述第三图案化导电载体包括端部区段,所述端部区段沿着所述磁性材料的长度但在所述磁性材料之外延伸至所述第二图案化导电载体,使得所述第二图案化导电载体与所述第三图案化导电载体在所述磁性材料之外在端部处机械地耦接,以便形成围绕所述半导体封装体中的集成的电感器的所述磁性材料的周边边缘延伸的绕组。
CN201710362975.2A 2016-05-20 2017-05-22 包括倒装地安装的ic和垂直集成的电感器的半导体封装体 Active CN107403794B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/161,077 2016-05-20
US15/161,077 US10332825B2 (en) 2016-05-20 2016-05-20 Semiconductor package including flip chip mounted IC and vertically integrated inductor

Publications (2)

Publication Number Publication Date
CN107403794A true CN107403794A (zh) 2017-11-28
CN107403794B CN107403794B (zh) 2020-06-30

Family

ID=60255247

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710362975.2A Active CN107403794B (zh) 2016-05-20 2017-05-22 包括倒装地安装的ic和垂直集成的电感器的半导体封装体

Country Status (3)

Country Link
US (1) US10332825B2 (zh)
CN (1) CN107403794B (zh)
DE (1) DE102017110962B4 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020249114A1 (zh) * 2019-06-14 2020-12-17 华为技术有限公司 一种封装模块及金属板

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9859250B2 (en) * 2013-12-20 2018-01-02 Cyntec Co., Ltd. Substrate and the method to fabricate thereof
US10283699B2 (en) * 2016-01-29 2019-05-07 Avago Technologies International Sales Pte. Limited Hall-effect sensor isolator
US10541323B2 (en) 2016-04-15 2020-01-21 Macom Technology Solutions Holdings, Inc. High-voltage GaN high electron mobility transistors
US10651317B2 (en) 2016-04-15 2020-05-12 Macom Technology Solutions Holdings, Inc. High-voltage lateral GaN-on-silicon Schottky diode
US10950598B2 (en) 2018-01-19 2021-03-16 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices formed on highly doped semiconductor
US11056483B2 (en) 2018-01-19 2021-07-06 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on intrinsic semiconductor
US11233047B2 (en) 2018-01-19 2022-01-25 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on highly doped regions of intrinsic silicon
US11437303B2 (en) * 2019-02-12 2022-09-06 Texas Instruments Incorporated Floated singulation
US11183934B2 (en) * 2019-10-17 2021-11-23 Infineon Technologies Americas Corp. Embedded substrate voltage regulators
US11147165B2 (en) 2019-10-17 2021-10-12 Infineon Technologies Austria Ag Electronic system and interposer having an embedded power device module
US11600614B2 (en) 2020-03-26 2023-03-07 Macom Technology Solutions Holdings, Inc. Microwave integrated circuits including gallium-nitride devices on silicon

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1525631A (zh) * 2003-01-16 2004-09-01 富士电机电子设备技术株式会社 超小型功率变换装置
US20130307117A1 (en) * 2012-05-18 2013-11-21 Texas Instruments Incorporated Structure and Method for Inductors Integrated into Semiconductor Device Packages

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19908374B4 (de) 1999-02-26 2004-11-18 Magnequench Gmbh Teilchenverbundwerkstoff aus einer thermoplastischen Kunststoffmatrix mit eingelagertem weichmagnetischen Material, Verfahren zur Herstellung eines solchen Verbundkörpers, sowie dessen Verwendung
US20020097129A1 (en) * 2000-02-16 2002-07-25 Johnson F. Scott Method of fabricating a miniaturized integrated circuit inductor and transformer fabrication
JP4243162B2 (ja) 2003-10-15 2009-03-25 本田技研工業株式会社 軽車両
JP4609152B2 (ja) * 2005-03-30 2011-01-12 富士電機システムズ株式会社 超小型電力変換装置
US8701272B2 (en) 2005-10-05 2014-04-22 Enpirion, Inc. Method of forming a power module with a magnetic device having a conductive clip
US7884696B2 (en) 2007-11-23 2011-02-08 Alpha And Omega Semiconductor Incorporated Lead frame-based discrete power inductor
US8266793B2 (en) * 2008-10-02 2012-09-18 Enpirion, Inc. Module having a stacked magnetic device and semiconductor device and method of forming the same
US20120326287A1 (en) 2011-06-27 2012-12-27 National Semiconductor Corporation Dc/dc convertor power module package incorporating a stacked controller and construction methodology
US8513771B2 (en) 2010-06-07 2013-08-20 Infineon Technologies Ag Semiconductor package with integrated inductor
US8680627B2 (en) * 2011-01-14 2014-03-25 International Rectifier Corporation Stacked half-bridge package with a common conductive clip
TWI523195B (zh) * 2011-01-28 2016-02-21 精材科技股份有限公司 電源模組及其封裝方法
US20120274366A1 (en) * 2011-04-28 2012-11-01 International Rectifier Corporation Integrated Power Stage
US20120299150A1 (en) * 2011-05-26 2012-11-29 Primarion, Inc. Power Semiconductor Module with Embedded Chip Package
US9524957B2 (en) 2011-08-17 2016-12-20 Intersil Americas LLC Back-to-back stacked dies
US8760872B2 (en) 2011-09-28 2014-06-24 Texas Instruments Incorporated DC-DC converter vertically integrated with load inductor structured as heat sink
US8432017B2 (en) * 2011-09-28 2013-04-30 Chipbond Technology Corporation Method for fabricating a three-dimensional inductor carrier with metal core and structure thereof
US9111776B2 (en) 2012-10-18 2015-08-18 International Rectifier Corporation Power semiconductor package with non-contiguous, multi-section conductive carrier
US20150200156A1 (en) * 2014-01-13 2015-07-16 Altera Corporation Module having mirror-symmetric terminals and methods of forming the same
US9768099B1 (en) 2016-05-06 2017-09-19 Infineon Technologies Americas Corp. IC package with integrated inductor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1525631A (zh) * 2003-01-16 2004-09-01 富士电机电子设备技术株式会社 超小型功率变换装置
US20130307117A1 (en) * 2012-05-18 2013-11-21 Texas Instruments Incorporated Structure and Method for Inductors Integrated into Semiconductor Device Packages

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020249114A1 (zh) * 2019-06-14 2020-12-17 华为技术有限公司 一种封装模块及金属板
US11955891B2 (en) 2019-06-14 2024-04-09 Huawei Digital Power Technologies Co., Ltd. Packaged module and metal plate

Also Published As

Publication number Publication date
US20170338171A1 (en) 2017-11-23
DE102017110962B4 (de) 2022-06-15
CN107403794B (zh) 2020-06-30
US10332825B2 (en) 2019-06-25
DE102017110962A1 (de) 2017-11-23

Similar Documents

Publication Publication Date Title
CN107403794A (zh) 包括倒装地安装的ic和垂直集成的电感器的半导体封装体
CN100474571C (zh) 半导体器件和电源系统
JP5883799B2 (ja) 高効率電源回路のための電子デバイスおよび部品
US20140063744A1 (en) Vertically Stacked Power FETS and Synchronous Buck Converter Having Low On-Resistance
CN102005441A (zh) 混合封装栅极可控的半导体开关器件及制备方法
CN104332463B (zh) 多芯片器件
US20090134503A1 (en) Semiconductor power device package having a lead frame-based integrated inductor
TW200849543A (en) Semiconductor power device having a stacked discrete inductor structure
US9831159B2 (en) Semiconductor package with embedded output inductor
US9911679B2 (en) Semiconductor package with integrated output inductor on a printed circuit board
US10074620B2 (en) Semiconductor package with integrated output inductor using conductive clips
TW200849478A (en) Boost converter with integrated high power discrete FET and low voltage controller
JP5711180B2 (ja) エッチングリードフレームを備えるカスコード接続された高電圧iii族窒化物整流器パッケージ及びその製造方法
US9159679B2 (en) Semiconductor package with integrated passives and method for fabricating same
TW200810069A (en) Dual side cooling integrated power device package and module and methods of manufacture
CN106024773B (zh) 包括多层级载体的化合物半导体装置
US9379088B2 (en) Stacked package of voltage regulator and method for fabricating the same
CN112530918B (zh) 具有集成电感器,电阻器和电容器的功率半导体封装
US7629668B2 (en) Composite semiconductor device
US20210082790A1 (en) Power semiconductor package having integrated inductor and method of making the same
CN109841598A (zh) 多相半桥驱动器封装以及制造方法
CN107393881A (zh) 具有集成的电感器的ic封装体
US11538795B2 (en) Cascode semiconductor device and method of manufacture
US20240162197A1 (en) Scalable power semiconductor device package with low inductance
CN117476633A (zh) 一种功率芯片、功率芯片制作方法及功率因数校正电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant