CN107391836A - 基于硅通孔热应力的电路时序优化方法 - Google Patents
基于硅通孔热应力的电路时序优化方法 Download PDFInfo
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Abstract
本发明公开了一种基于硅通孔热应力的电路时序优化方法，主要解决现有技术对电路有硅通孔热应力时由于没有时序优化而导致电路功能不符合设计要求的问题，其实现步骤包括：(1)提取电路设计中硅通孔与器件位置及其物理参数；(2)计算多个硅通孔存在时引起的热应力分布；(3)计算器件受到热应力影响时的迁移率；(4)利用商用HSPICE软件仿真得到电路延迟；(5)在工艺库中修改变化后的迁移率参数重新进行仿真；(6)调整器件位置并根据仿真结果进行时序优化。本发明能快速调整器件布置位置，使电路时序达到最佳，可用于三维集成电路的前期设计。
Description
技术领域
本发明属于微电子技术领域，涉及三维集成电路中硅通孔对电路时序影响的优化技术，可用于在三维集成电路设计前期器件位置的布置，满足设计要求。
背景技术
在三维集成电路的设计过程中，硅通孔是其中最为重要的技术之一，而在研究硅通孔的热机械可靠性时，最为关键的是其热应力的影响。因为圆柱形硅通孔各层材料间热膨胀系数的不匹配，所以在较大的温度载荷下，各层材料收缩膨胀的程度会有很大差异，但因为相邻两层紧密贴合，界面处必须具有相同的形变，因此热应力由此而产生。如果热应力超过了该处材料的屈服强度，就会造成硅通孔结构中出现脱层，裂纹现象，进而导致硅通孔结构失效。
同时，由于硅中存在压阻效应，硅通孔在硅中引起的热应力会导致布置在附近的器件迁移率发生变化，从而致使器件性能发生变化，最后导致整个电路的时序受到影响。如果布置在关键路径上的NMOS或者PMOS受到热应力的影响，就会导致最终的设计达不到设计要求，这在三维集成电路设计中是十分致命的。因此，根据由热应力引起的器件迁移率变化，来合理布置器件位置，从而达到消除迁移率变化的影响，这是十分关键也是十分必要的。
Krit Athikulwonge发表的“Impact of Mechanical Stress on the Full ChipTiming for Through-Silicon-Via-based 3-D ICs”中提到了硅通孔热应力对器件迁移率的影响，并提出了一种考虑迁移率变化对电路时序影响的分析办法，但是文章中并没有对器件沟道方向进行考虑，当器件沟道沿不同的方向时，迁移率的大小是不同的。同时，文章只是考虑了热应力对器件迁移率变化的影响，并没有提出具体的如何优化热应力对时序带来影响的方法。
Sai Manoj P.D.发表的“Reliable 3-D Clock-Tree Synthesis ConsideringNonlinear Capacitive TSV Model With Electrical–Thermal–Mechanical Coupling”中提出了对含有硅通孔电路进行模型建立，模型中加入了热应力的影响因素。但文章只是针对热应力的影响进行了时序上的建模，没有考虑热应力对迁移率具体的影响，也没有针对迁移率改变对电路时序的影响提出相应的优化方法，使得电路的功能受到极大的影响。
发明内容
本发明的目的在于针对上述现有技术的不足，提出一种基于硅通孔热应力的电路时序优化方法，以提供器件的合理布置位置，保证电路的功能稳定性。
为实现上述目的，本发明的技术方案包括：
1.一种基于硅通孔热应力的电路时序优化方法，包括如下步骤：
(1)提取电路设计中硅通孔与器件的位置，确定电路中所使用的硅通孔类型，并根据硅通孔类型，提取电路中硅通孔各层材料参数以及晶体管的物理参数；
(2)根据(1)中提取的参数，计算电路工作时单个硅通孔在相应温度负载影响下的热应力分布，其中包括径向应力σr和环向应力σθ，并根据多个硅通孔的相对位置，由线性叠加准则计算得到多个硅通孔存在时引起的热应力分布；
(3)根据(2)中得到径向应力大小和环向应力大小，由压阻效应，计算器件受到热应力影响时的迁移率其中Δμ表示迁移率变化的大小，μ表示器件未受到热应力影响时迁移率的大小；
(4)利用商用HSPICE软件对电路进行仿真，得到原始延迟时间t1；
(5)计算迁移率对时序的影响：
5a)根据(3)中得到的迁移率对仿真所用工艺库文件中的迁移率参数进行修改；
5b)根据5a)中修改后的工艺库重新对电路进行仿真，得到第一次修改后的延迟时间t2；
(6)优化迁移率对时序的影响：
6a)根据5b)中第一次修改得到的延迟时间t2和(4)中原始延迟时间t1的关系，对器件的布置位置进行调整；
6b)根据新的器件布置位置，计算新的迁移率根据新的迁移率对仿真所用工艺库文件中的迁移率参数进行修改；
6c)根据6b)中修改后的工艺库重新对电路进行仿真，得到第二次修改后的延迟时间t3；
6d)判断6c)中得到的第二次修改后延迟时间t3和(4)中原始延迟时间t1是否相等：
若第二次修改后延迟时间t3和原始延迟时间t1不相等，则重复步骤6b)和6c)，重新调整器件布置位置；
若第二次修改后延迟时间t3和原始延迟时间t1相等，则电路时序达到最优，优化完成。
本发明与现有技术相比，具有如下优点：
1.本发明在仿真时考虑了热应力带来的迁移率变化影响，并在仿真时加入了迁移率的影响因素，并且对不同沟道方向迁移率变化均有考虑，使得仿真精度大大提高；
2.本发明在优化热应力对电路时序影响时，可直接通过比较仿真结果调整器件的布置位置，简便快捷，满足电路时序设计要求。
附图说明
图1是本发明的实现总流程图；
图2是多个硅通孔热应力对器件的叠加效果示意图。
具体实施方式
下面结合附图对本发明作进一步详细描述。
参照图1，本发明的实现步骤如下：
步骤1.提取电路设计中硅通孔与器件的位置及其物理参数。
根据电路设计确定电路中所使用的硅通孔类型，并根据硅通孔类型，提取电路中硅通孔各层材料参数以及晶体管的物理参数，其中：
需要提取的硅通孔各层材料参数，包括各层材料的厚度r、热膨胀系数α、杨氏模量E和泊松比ν，硅通孔的长度h以及其制作工程中的温度载荷T，
需要提取晶体管的物理参数，包括晶体管的布置位置以及其沟道的方向。
步骤2.计算多个硅通孔存在时引起的热应力分布。
参照图2，本步骤的具体实现如下：
(2.1)求解硅通孔径向位移u(r)：
其中c1和c2是两个数值不同的常数，由硅通孔的位移边界条件求得；α表示硅通孔各层材料的热膨胀系数，T表示温度载荷，r表示硅通孔中心与仿真模拟点之间的距离；
(2.2)根据硅通孔径向位移u(r)，计算径向应变εr和环向应变εθ：
(2.3)根据求得的硅通孔的径向应变εr和环向应变εθ，计算硅通孔的径向应力σr和环向应力σθ：
其中E表示硅通孔各层材料的杨氏模量，ν表示硅通孔各层材料的泊松比。
(2.4)根据多个硅通孔的相对位置，由线性叠加准则计算得到多个硅通孔存在时引起的热应力分布：
σrr＝∑σr
σθθ＝∑σθ
其中，σrr表示总的径向应力分布，σθθ表示总的环向应力分布。
步骤3.计算器件受到热应力影响时的迁移率变化。
根据步骤2中得到径向应力大小和环向应力大小，由压阻效应，计算器件受到热应力影响时的迁移率其中Δμ表示迁移率变化的大小，μ表示器件未受到热应力影响时迁移率的大小，
迁移率的计算步骤如下：
(3.1)将硅通孔总的径向应力σrr和环向应力σθθ转换为直角坐标系下应力：
σxx＝cos2θσrr+sin2θσθθ
σyy＝-(cos2θσrr+sin2θσθθ)
σxy＝σrrcosθsinθ-σθθcosθsinθ
其中σxx是平行于X轴方向的应力，σyy是平行于Y轴方向的应力，σxy为剪切应力，θ表示X轴与硅通孔中心到仿真点连线间的夹角；
(3.2)根据器件沟道方向，计算器件迁移率
当器件的沟道方向是[100]方向时，迁移率为：
当器件的沟道方向是[110]方向时，迁移率为：
其中，π11是器件纵向压阻系数，π12是器件横向压阻系数，π44是器件剪切压阻系数。
步骤4.利用商用HSPICE软件对电路进行仿真。
将电路信息输入到商用HSPICE软件中进行时序仿真，得到电路在不受热应力影响情况下的时序情况，求得初始延迟时间t1。
步骤5.加入迁移率变化影响重新进行电路仿真。
根据步骤3中得到的迁移率对仿真时采用的工艺库文件进行修改，将工艺库中对应的迁移率参数值修改为变化后的迁移率参数值，并用修改后的工艺库对电路再次进行仿真，得到第一次修改后延迟时间t2。
步骤6.根据仿真结果调整器件位置对时序进行优化。
(6.1)根据步骤5中第一次修改得到的延迟时间t2和步骤4中初始延迟时间t1的关系，对器件的布置位置进行调整；
(6.2)根据新的器件布置位置，计算新的迁移率根据新的修改工艺库中的对应迁移率参数并重新进行电路仿真，得到第二次修改后的延迟时间t3；
(6.3)判断的第二次修改后的延迟时间t3与步骤4中的初始延时时间t1是否相等：
若第二次修改后的延迟时间t3与步骤4中的初始延迟时间t1不相等，则重新修改器件布置位置，并返回步骤(6.2)；
若第二次修改后的延迟时间t3与步骤4中的延迟时间t1相等，则得到器件的最佳布置位置，电路时序达到最佳，优化完成。
以上对本发明的实施方式做了详细的说明，但是本发明并不限于上述实施方式，对本领域专业技术人员来说，在了解本发明内容和原理后，都可能在不背离本发明原理情况下根据上述说明对参数、形式等加以改进或者替换，而所有这些改进和替换都应属于本发明所附权利要求的保护范围之内。
Claims (5)
1.一种基于硅通孔热应力的电路时序优化方法，包括如下步骤：
(1)提取电路设计中硅通孔与器件的位置，确定电路中所使用的硅通孔类型，并根据硅通孔类型，提取电路中硅通孔各层材料参数以及晶体管的物理参数；
(2)根据(1)中提取的参数，计算电路工作时单个硅通孔在相应温度负载影响下的热应力分布，其中包括径向应力σr和环向应力σθ，并根据多个硅通孔的相对位置，由线性叠加准则计算得到多个硅通孔存在时引起的热应力分布；
(3)根据(2)中得到径向应力大小和环向应力大小，由压阻效应，计算器件受到热应力影响时的迁移率其中Δμ表示迁移率变化的大小，μ表示器件未受到热应力影响时迁移率的大小；
(4)利用商用HSPICE软件对电路进行仿真，得到原始延迟时间t1；
(5)计算迁移率对时序的影响：
5a)根据(3)中得到的迁移率对仿真所用工艺库文件中的迁移率参数进行修改；
5b)根据5a)中修改后的工艺库重新对电路进行仿真，得到第一次修改后的延迟时间t2；
(6)优化迁移率对时序的影响：
6a)根据5b)中第一次修改得到的延迟时间t2和(4)中原始延迟时间t1的关系，对器件的布置位置进行调整；
6b)根据新的器件布置位置，计算新的迁移率根据新的迁移率对仿真所用工艺库文件中的迁移率参数进行修改；
6c)根据6b)中修改后的工艺库重新对电路进行仿真，得到第二次修改后的延迟时间t3；
6d)判断6c)中得到的第二次修改后延迟时间t3和(4)中原始延迟时间t1是否相等：
若第二次修改后延迟时间t3和原始延迟时间t1不相等，则重复步骤6b)和6c)，重新调整器件布置位置；
若第二次修改后延迟时间t3和原始延迟时间t1相等，则电路时序达到最优，优化完成。
2.根据权利要求1所述的方法，其特征在于，步骤(1)中提取的电路中硅通孔各层材料参数，包括：各层材料的厚度r、热膨胀系数α、杨氏模量E和泊松比ν，硅通孔的长度h以及其制作工程中的温度载荷T。
3.根据权利要求1所述的方法，其特征在于，步骤(1)中提取晶体管物理参数包括：晶体管的布置位置以及其沟道的方向。
4.根据权利要求1所述的方法，其特征在于，步骤(2)中多个硅通孔引起的总的径向应力σrr和环向应力σθθ，按如下步骤计算：
(2a)求解硅通孔径向位移u(r)：
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<mi>r</mi>
</mrow>
其中c1和c2是两个数值不同的常数，由硅通孔的位移边界条件求得；α表示硅通孔各层材料的热膨胀系数，T表示温度载荷，r表示硅通孔中心与仿真模拟点之间的距离；
(2b)根据硅通孔径向位移u(r)，计算径向应变εr和环向应变εθ：
<mrow>
<msub>
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<mi>r</mi>
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<mo>=</mo>
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</mrow>
(2c)根据求得的硅通孔的径向应变εr和环向应变εθ，计算硅通孔的径向应力σr和环向应力σθ：
<mrow>
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<mi>r</mi>
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<mi>T</mi>
<mo>&rsqb;</mo>
</mrow>
其中E表示硅通孔各层材料的杨氏模量，ν表示硅通孔各层材料的泊松比；
(2d)根据多个硅通孔的相对位置，由线性叠加准则计算得到多个硅通孔存在时引起的总的径向应力分布σrr和总的环向应力分布σθθ：
σrr＝∑σr，σθθ＝∑σθ。
5.根据权利要求1所述的方法，其特征在于，步骤(3)中的迁移率按如下步骤计算：
(3a)将硅通孔引起的总的径向应力σrr和环向应力σθθ转换为直角坐标系下应力：
σxx＝cos2θσrr+sin2θσθθ
σyy＝-(cos2θσrr+sin2θσθθ)
σxy＝σrrcosθsinθ-σθθcosθsinθ
其中σxx是平行于X轴方向的应力，σyy是平行于Y轴方向的应力，σxy为剪切应力，θ表示X轴与硅通孔中心到仿真点连线间的夹角；
(3b)根据器件沟道方向，计算器件迁移率
当器件的沟道方向是[100]方向时，迁移率为：
<mrow>
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其中，π11是器件纵向压阻系数，π12是器件横向压阻系数，π44是器件剪切压阻系数。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110516382A (zh) * | 2019-08-30 | 2019-11-29 | 贵州大学 | 一种基于硅直通孔的三维集成系统热解析方法 |
| CN111400995A (zh) * | 2018-12-25 | 2020-07-10 | 上海安路信息科技有限公司 | 布局优化方法及布局优化系统 |
| WO2024095727A1 (ja) * | 2022-11-04 | 2024-05-10 | ソニーセミコンダクタソリューションズ株式会社 | シミュレーション方法、情報処理装置及び情報処理プログラム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030062348A1 (en) * | 2001-09-29 | 2003-04-03 | Baek-Kyun Jeon | Method for cutting a non-metallic substrate |
| CN102495917A (zh) * | 2011-11-08 | 2012-06-13 | 西安电子科技大学 | 耦合互连线的静态时序分析的优化 |
| CN104965955A (zh) * | 2015-07-15 | 2015-10-07 | 西安电子科技大学 | 含有硅通孔热应力电路的静态时序分析方法 |
-
2017
- 2017-07-18 CN CN201710587116.3A patent/CN107391836B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030062348A1 (en) * | 2001-09-29 | 2003-04-03 | Baek-Kyun Jeon | Method for cutting a non-metallic substrate |
| CN102495917A (zh) * | 2011-11-08 | 2012-06-13 | 西安电子科技大学 | 耦合互连线的静态时序分析的优化 |
| CN104965955A (zh) * | 2015-07-15 | 2015-10-07 | 西安电子科技大学 | 含有硅通孔热应力电路的静态时序分析方法 |
Non-Patent Citations (2)
| Title |
|---|
| ADITYA P.KARMARKAR等: "Performanace and reliability analysis of 3D-integration structures employing Through Silicon Via (TSV)", 《IEEE XPLORE》 * |
| 李孟委 等: "基于介观压阻效应的新型微陀螺仪结构设计与优化", 《测试技术学报》 * |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111400995A (zh) * | 2018-12-25 | 2020-07-10 | 上海安路信息科技有限公司 | 布局优化方法及布局优化系统 |
| CN111400995B (zh) * | 2018-12-25 | 2021-01-08 | 上海安路信息科技有限公司 | 布局优化方法及布局优化系统 |
| CN110516382A (zh) * | 2019-08-30 | 2019-11-29 | 贵州大学 | 一种基于硅直通孔的三维集成系统热解析方法 |
| CN110516382B (zh) * | 2019-08-30 | 2022-08-12 | 贵州大学 | 一种基于硅直通孔的三维集成系统热解析方法 |
| WO2024095727A1 (ja) * | 2022-11-04 | 2024-05-10 | ソニーセミコンダクタソリューションズ株式会社 | シミュレーション方法、情報処理装置及び情報処理プログラム |
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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