CN107368145A - 半导体集成电路 - Google Patents

Abstract

本发明涉及半导体集成电路。本发明的一个目的是在内部时钟的频率的设置可动态地改变的LSI中不安装大规模电路的情况下，减小用于根据内部时钟频率改变内部电路的操作模式的程序的负担。在包括根据所供应的参数从时钟源生成内部时钟的内部时钟生成电路的LSI中，提供存储时钟源的频率信息的寄存器、存储参数的寄存器、以及具有多种操作模式的内部电路、控制与从寄存器供应的频率信息和参数相关联的内部电路的操作模式的表单电路。

Description

半导体集成电路

相关申请交叉引用

于2016年5月9日提交的日本专利申请号2016-093696的公开内容，包括说明书，附图和摘要的全部内容以引用方式并入本文。

技术领域

本发明涉及一种半导体集成电路，并且特别地，可适用于可以通过寄存器设置来调整操作频率并并且还可以改变操作模式的半导体集成电路。

背景技术

在诸如微型计算机的半导体集成电路(LSI：大规模集成电路)中，存在必须执行诸如高速数据计算的高速处理的情况，并并且也存在无需高速处理的情况，例如在诸如外部中断的待机状态下。因此，而在由程序执行高速处理的情况下使用高速时钟并并且出于降低功耗的目的在待机状态下将其切换为低速时钟的使用模式是普遍的。

因此，构造微计算机的硬件以便可通过内部生成多种类型频率的时钟并切换操作时钟的方法来适当地改变操作时钟的频率。例如，针对由内部安装或外部安装的振荡器生成的时钟通过使用PLL(锁相环)来生成高速时钟，并并且通过分频时钟来生成低速时钟。还生成由用于时钟的诸如32kHz振荡器的多个振荡器生成的低速时钟。微计算机具有操作时钟频率可由程序适当地切换的构造。

如上所述，微计算机必须由从低速时钟至高速时钟的各种频率的时钟来操作。当调整内部电路的晶体管的电流驱动能力以便可以执行高速操作并也能在低速时钟下借助该能力执行操作时，晶体管具有大于在低速时钟范围内必需的电流驱动能力，并且功率效率劣化。为了解决该问题并降低功耗，常规地，例如已经采用了一下各种措施。

(1)在低速时钟下，降低内部降压调节器的电压以抑制功耗。

(2)在低速时钟下，降低内部降压调节器的电流供应能力或减少其数量以减少调节器的固定电流。

(3)在内部存储器中，在高速时钟下操作时，灵敏放大器始终操作以进行高速读取。在低速时钟下操作时，灵敏放大器仅在生成读取请求时操作。

另一方面，如下提出检测从半导体集成电路外部供应的时钟信号的频率(低/高)和范围并且改变供应至内部电路的电源电压或改变操作的技术。

在专利文献1中，公开了一种集成电路，其具有作为检测输入时钟信号的频率的电路手段的微分电路，积分电路以及比较器。输入时钟信号由微分电路微分并且随后，在积分电路中处理所得到的信号以输出取决于频率的电压电平。通过比较器比较电压电平与预定电平。当输入标准时钟时，频率较高，因此积分电路的输出电平较高并超过预定电平。另一方面，当输入用于测试的时钟时，频率较低，因此积分电路的输出电平较低并且不超过预定电平。通过根据比较器的输出在正常操作模式和测试模式之间切换操作模式，变得无需进一步供应模式切换端子，并且不会增加端子数量。

在专利文献2中，公开了一种集成电路装置，其具有能根据系统的操作速度改变供应至功能电路块的操作电压的操作电压切换装置。操作电压切换装置具有检测输入时钟的频率的频率检测电路、生成多个操作电压的低压电源电路、以及根据检测到的频率来选择操作电压的电源选择电路。

在专利文献3中，公开了一种半导体装置，其可通过根据输入时钟同步信号来确定操作是高速操作还是低速操作并切换内部电路而能够适于任意高速操作和低功耗操作。半导体装置包括针对供应的输入时钟生成具有预定相位关系的内部时钟的时钟生成电路，基于时钟生成电路的内部信号确定输入时钟的周期的确定电路，以及根据确定电路的确定结果切换操作模式的内部电路。

现有技术文献

专利文献

专利文献1：日本未审专利申请公布号昭和57(1982)-111714

专利文献2：日本未审专利申请公布号昭和58(1983)-171842

专利文献3：日本未审专利申请公布号平成10(1998)-209284

发明内容

在半导体集成电路中，特别地，在诸如微计算机的常规半导体集成电路中，通过寄存器设置等，可在较宽范围内动态地改变操作频率。这种半导体集成电路中的内部电路具有根据操作频率的各种操作模式，并且该操作频率可通过寄存器设置而自由地改变。寄存器设置以指定操作频率以及寄存器设置以指定内部电路的操作模式这两者均在被执行的程序中进行。但是，因为内部电路的操作模式必须与操作频率的设置的改变相关联地适当改变，因此存在程序设计员的负担过重的问题。

为了适当设定内部电路的操作模式，必须精确提取在时间点的操作频率。然而，发现在由于多个以及多倍中断的发生、异常处理的发生等而改变的程序执行期间，每一次始终精确地提取操作频率对于程序设计员来说是沉重的负担。也发现另一问题，即使当内部电路在操作频率较低的周期内被设定为高操作频率的操作模式时，从功能的观点看，电路正常操作，因此不能容易地检测功率效率的劣化。例如，当功率效率在程序开发阶段劣化的状态下进行程序验证，并且随后发现功率效率劣化问题时，在某些情况下，必须在适当地改变操作模式设置之后再次进行程序验证。

为了进一步减少半导体集成电路的功耗浪费，存在更精细地再分配内部电路的操作模式的趋势。因此，存在程序设计员的负担变得更重的趋势。

为了解决上述问题，通过采用专利文献1，2和3中所述的技术，期望测量操作频率，并且能够自动地(自发地)适当改变内部电路的操作模式。因此本发明的发明人验证了专利文献1，2和3并发现存在以下新的问题。

专利文献1中所述的技术涉及能通过输入时钟频率(高/低)分辨两种操作模式(正常模式和测试模式)的电路。因为作为阈值的频率由微分电路和积分电路的电路常数指定，因此用于确定的电路规模较大。如果在多级中确定操作频率，则电路规模进一步增大。

在专利文献2中所述的技术中，虽然可在多级中检测频率范围，因为装置由主要由计数电路、生成多个模拟电压电平的恒压生成电路、以及比较电路(电压选择电路)组成的频率检测电路组成，因此电路规模较大。

而且在专利文献3中所述的技术中，必须安装生成具有相对于供应的输入时钟的预定相位关系的内部时钟的时钟生成电路以及确定电路。

为了测量或确定操作频率，通过上述任意技术，都必须安装大规模电路，并且这导致电路规模的增大。

以下将说明用于解决这种问题的手段。从说明书以及附图的说明将使其他问题和新颖特征变得显而易见。

实施例如下。

在包括根据供应的参数从时钟源生成内部时钟的内部时钟生成电路、存储时钟源的频率信息的寄存器、存储参数的寄存器、以及具有多种操作模式的内部电路的半导体集成电路中，供应与从寄存器供应的频率信息以及参数相关联的控制内部电路的操作模式的表单电路。

将在下文简要说明由该实施例获得的效果。

即，因为在没有安装诸如频率测量电路和频率确定电路的大规模电路的情况下根据内部时钟频率改变内部电路的操作模式，因此可减小程序的负担。

附图说明

图1是说明第一实施例的半导体集成电路的构造示例的框图。

图2是说明寄存器的构造示例的电路图。

图3是说明表单电路的构造示例的电路框图。

图4是说明表单电路的功能的示例的真实表单。

图5是说明第一实施例的半导体集成电路的操作示例的流程图。

图6是说明表单电路的第二实施例的构造示例的电路框图。

图7是说明图6的表单电路的功能的一个示例的真实表单。

图8是说明生成半导体集成电路中执行的程序代码的过程的流程图。

图9是说明设置在表单电路之后的级中的控制控制信号的延迟的电路的操作示例的波形图表。

图10是说明设置在表单电路之后的级中的控制控制信号的延迟的电路的构造示例的电路图。

图11是说明第四实施例的半导体集成电路中的寄存器和表单电路周围的构造示例的框图。

图12是说明第四实施例的表单电路的构造示例的电路框图。

图13是说明第四实施例的表单电路的功能的示例的真实表单。

图14是说明用于检验问题的半导体集成电路的构造示例的框图。

图15是说明图14的半导体集成电路的操作示例的流程图。

具体实施方式

将详细说明实施例。在用于说明执行本发明的模式的所有示意图中，相同参考数字指代具有相同功能的元件并将不再重复其说明。

检验示例

在说明用于执行本发明的模式之前，将通过一个更具体的检验示例来说明本发明解决的问题。

图14是说明用于检验由本发明的发明人提出的问题的半导体集成电路1的一个构造示例的框图。该示例对应于“背景技术”中的(2)中所述的技术，1表示半导体集成电路，并且将微计算机描述为示例。虽然示意图中的布线装备有任意数量的信号线，但是没有规定信号线的数量(无论其为单数还是复数)，并且省略了所谓的向量记法。这些在本申请中的其他附图中也是类似的，并且在某些情况下，省略了所谓的向量记法。

参考数字2表示CPU(中央处理单元)，3表示非易失性可重写存储器，并且4和5表示诸如经由总线18彼此连接的计时器的具有任意功能的功能模块(表示为“功能A”和“功能B”)。6表示振荡器，7表示PLL(锁相环)，8和9表示选择器，10表示内部振荡器，并且11和12分别表示将时钟分成1/2以及将时钟分成1/4的分频器，其通常构成生成内部时钟19的内部时钟生成电路。在示意图中未示出“内部时钟生成电路”的层。

外部耦合外部振荡器26的振荡器6生成时钟源信号并经由PLL7生成倍增时钟。另一方面，内部振荡器10生成例如1MHz的内部时钟源信号。选择器8选择倍增时钟或由内部振荡器10生成的内部时钟源信号，并并且此外，选择器9选择器8的任意输出(没有分频)、通过将选择器8的输出的频率通过分频器11分成1/2而获得的时钟、或通过将选择器8的输出的频率通过分频器12分成1/4而获得的时钟，并且输出选择的输出作为内部时钟19。内部时钟19供应至诸如CPU 2、存储器3、以及功能模块4和5的内部电路。

6a,7a,8a和9a是当CPU 2执行存储器3中存储的程序时能够经由总线18写入/读取数据的寄存器。寄存器6a,7a,8a和9a将参数供应至内部时钟生成电路。基于所供应的参数，内部时钟生成电路从诸如时钟源信号或内部时钟源信号的时钟源生成内部时钟信号19。例如，振荡器6由从寄存器6a供应的参数6b控制，通过“0”停止并且通过“1”操作。PLL 7由从寄存器7a供应的参数7b控制，通过“0”停止操作并且在没有倍增信号的情况下输出时钟源信号，并通过“1”进行倍增操作。选择器8由从寄存器8a供应的参数8b控制，通过“0”选择内部振荡器(1MHz)10的内部时钟源信号，并且通过“1”选择PLL7输出的倍增时钟。选择器9由从寄存器9a供应的参数9b控制，通过“0”选择分频器12(1/4分频)，通过“1”选择分频器11(1/2分频)，并且通过“2”选择选择器8的输出(没有分频)。

21表示复位端子，并且通过复位信号Reset_n初始化半导体集成电路1中的各种内部电路。

13表示用于低速的降压调节器，14表示用于中速的降压调节器，并且15表示用于高速的降压调节器。降压调节器13至15降低从电源端子20供应的外部功率并将内部功率供应至半导体集成电路1。14a和15a表示寄存器，通过CPU 2执行存储在存储器3中的程序，数据经由总线18可写入寄存器/从寄存器读取，并且分别将控制信号14b和15b供应至用于中速的降压调节器14以及用于高速的降压调节器15。用于低速的降压调节器13始终操作。用于中速的降压调节器由从寄存器14a供应的控制信号14b控制，并且用于高速的降压调节器15由从寄存器15a供应的控制信号15b控制。例如，用于中速的降压调节器14在控制信号14b为“0”时操作并且当控制信号14b为“1”时停止，并且用于高速的降压调节器15在控制信号15b是“0”时操作并且在控制信号15b是“1”时停止。

调节器13，14和15能够通过调节器的组合，根据半导体集成电路1的操作频率来供应电流量的内部功率。例如，在高速操作时，因为消耗功率较高并且要供应至内部功率的电流量也较大，因此调节器13,14和15中的每一个都操作。在中速操作时，因为消耗功率中等并且要供应至内部功率的电流量也中等，因此用于低速的降压调节器13以及用于中速的降压调节器14操作，而用于高速的降压调节器15停止。在低速操作时，因为消耗功率最低并且将要供应至内部功率的电流量也最低，因此仅用于低速的降压调节器13操作，并且用于中速的降压调节器14以及用于高速的降压调节器15停止。因为各个调节器13,14和15根据其电流供应能力消耗固定的电流，因此通过仅操作最少数量的调节器并停止其他调节器，可减少由于调节器的固定电流的半导体集成电路的消耗电流。

I/O单元23经由电平移动器22耦合至各个功能模块4和5。经由外部端子24和25，信号从外部输入/输出至外部。电平移动器22在由降压调节器13，14和15生成的内部功率以及从电源端子20供应的外部功率之间切换电压电平以帮助到在外部功率上操作的I/O单元23的信号的切换。与电路16和17耦合至功能模块4和5，并且内部时钟信号19被选通并供应。4a和5a表示寄存器，通过CPU 2执行存储在存储器3中的程序，数据经由总线18可写入寄存器/从寄存器读取，并且分别将控制信号4b和5b供应至与电路16和17。当未使用功能模块4时，CPU 2通过将停止供应内部时钟信号19的控制信息写入寄存器4a来停止功能模块4的操作。也对功能模块5和寄存器5a进行类似的操作。

图15是说明用于检验图14中说明的问题的半导体集成电路1的操作示例的流程图。其涉及半导体集成电路1根据移位的调节器13至15的电流供应能力而具有以下三种操作模式的情况的示例。

在高速操作模式下，调节器13，14和15中的每一个均操作并且可执行使用PLL 7和选择器9的非分频路径的高速算术运算。

在中速操作模式下，用于高速的降压调节器15停止，用于高速的降压调节器15停止，用于中速的降压调节器14以及用于低速的降压调节器13操作，并且可执行利用PLL 7和选择器9的1/4分频路径的中速算术运算。

在低速操作模式下，用于中速的降压调节器14以及用于高速的降压调节器15停止，仅用于低速的降压调节器13操作，并且执行使用内部振荡器10的低速算术运算，或者半导体集成电路1可处于待机状态。

图15的操作流程说明在首先，进行使用内部振荡器10的低速算术运算操作，进行使用PLL 7和选择器9的非分频路径的高速算术运算，进行使用PLL 7和选择器9的1/4分频路径的中速算术运算，以及最终，使用内部振荡器10使操作切换至待机状态的情况下，低功耗控制的操作。

将说明操作流程。

在通电步骤(S1)，电力施加到电源端子20。

在复位以及复位取消步骤(S2)，复位信号从复位端子21发出，并且此后被取消，并且半导体集成电路1开始操作。假设在复位中，寄存器4a至9a，14a以及15a被清“0”。即，通过寄存器输出信号4b至9b，时钟19经由选择器8，分频器12(1/4分频)以及选择器9发送，并且选择内部振荡器(1MHz)6。功能模块(功能A)4的时钟经由具有寄存器4a的值“0”的信号4b供应至与电路16，并且不供应时钟。类似地，功能模块(功能B)5的时钟经由具有寄存器5a的值“0”的信号5b供应至与电路17，并且不供应时钟。此外，寄存器14a的值“0”经由信号14b耦合至调节器14，并且获得操作状态。寄存器15a的值“0”经由信号15b耦合至调节器15，并且获得操作状态。即，虽然从时钟19供应低速时钟，但是操作模式变成电流供应能力为最大的高速操作模式。

随后，读取存储在非易失性存储器3中的修整数据并并且修整内部功能(S3)。

开始程序代码的执行，并且CPU 2执行存储器3中保持的程序代码(S4)。在此时间点，从时钟19供应低速时钟，并且操作模式为高速操作模式。

此后，操作模式从高速操作模式切换成低速操作模式(S5)。具体地，通过使用CPU2，“1”被写入寄存器14a和15a。通过该操作，用于中速的降压调节器14和用于高速的降压调节器15停止，并且操作模式切换至低功耗模式。

随后，执行算术运算1(S6)。在算术运算1中，在与时钟19供应的低速时钟同步的低速下进行算术处理。

此后，操作模式从低速操作模式切换成高速操作模式(S7)。具体地，通过使用CPU2，将“0”写入寄存器14a和15a，并且用于中速的降压调节器14以及用于高速的降压调节器15的操作重新开始。其取消低功耗模式。这个步骤涉及用于执行高速算术运算的准备。

随后，进行时钟设置1(S8)，设置寄存器6a,7a和9a，外部振荡器26，振荡器6的路径，并且激活PLL 7，并且进一步由选择器9选择没有分频的输出。

随后，进行时钟设置2(S9)。具体地，由选择器8选择PLL 7以便选择外部振荡器26的路径用于将时钟信号供应至时钟19，并且供应高速时钟。

随后，进行算术运算2(S10)。在算术运算2中，在与高速时钟同步的高速下进行算术处理。因为操作模式预先在步骤S7改变至高速操作模式，因此来自调节器13,14和15的电流供给足够大。

随后，进行时钟设置3(S11)。由选择器9选择“0”，即分频器12(1/4分频)，并且时钟19被设置为PLL 7的1/4分频。供应至时钟19的时钟改变至中速时钟。

随后，操作模式从高速操作模式切换成中速操作模式(S12)。即，通过CPU 2向寄存器14a写入“0”，并且向寄存器15a写入“1”。

此后，执行算术运算3(S13)。在算术运算3中，在与时钟19供应的中速时钟同步的中速下执行算术处理。

随后，进行时钟设置4(S14)。由选择器8选择内部振荡器10。内部振荡器10以及选择器9的状态未改变。即，时钟19改变至经由从内部振荡器10至分频器12(1/4分频)的路径供应的低速时钟。

此后，操作模式从中速操作模式切换至低速操作模式(S15)。具体地，通过CPU 2向寄存器14a和15a写入“1”并且不仅用于高速的降压调节器15而且用于中速的降压调节器14也停止。通过该操作，操作模式进一步切换至低功耗模式。

半导体集成电路1进入作为等候外部中断等的状态的待机状态(S16)。

步骤S3的内部功能的修整通过在非易失性存储器中保持的数据(修整值)来调整调节器13至15，内部模拟电路等的参考电压，电流源等。由于这是一种常规功能，因此没有在本文给出其详细说明。

如上所述，从时钟19供应的时钟信号的频率设置(高速/中速/低速时钟)以及电流供应能力的调整以及由调节器13至15的操作/停止控制的固定电流通过CPU 2执行的程序适当地设置/改变。例如，在步骤S10，为了在高速下进行算术运算2，在这之前，时钟19改变至高速时钟，并且操作模式必须改变至高速操作模式。例如，在步骤S16，为了将待机状态下的消耗功率抑制为最小，在这之前，时钟19改变至低速时钟，并且操作模式必须改变至低速操作模式。因此，用于设置寄存器以适当地改变操作模式的各个步骤(S5,S7,S12和S15)与改变时钟19的频率的各个步骤(S8,S9,S11和S14)必须一致。

在此方法中，因为内部时钟的状态必须始终适当地提取，因此必须始终提取诸如复数中断以及多次发生的中断等的异常过程，并且存在适用性不良的问题。虽然在检验示例中使用了三种模式，但是在诸如供应大量模式以精细控制功率模式的情况下，实用性更差。

将说明更多细节。

在上述示例中，时钟频率为高/中/低三种类型，操作模式类似地为高速/中速/低速三种类型，并且时钟以一一对应方式对应于操作模式，使得高速操作模式适用于高速时钟，中速操作模式适用于中速时钟，并且低速操作模式适用于低速时钟。但是，因为时钟频率由外部振荡器26任意地给定，因此实际上，基于具体的操作频率(绝对值)来对应生成适当的操作模式。虽然已经在时钟信号仅来自时钟19的一个系统的假设下说明了检验示例，但是实际上，在许多情况下，安装多个时钟系统并且各个时钟的频率是变化的。在这些情况下时钟频率的组合与适当操作模式之间的对应关系是复杂的。

还存在设置顺序的问题。在操作模式被描述为调节器的电流供应能力的检验示例中，在高速操作模式下，当在高速，中速和低速任一时钟下进行操作时不存在功能问题。仅存在的问题是：仅在调节器的数量在中速和低速的情况下不是最小时，固定电流消耗过度。另一方面，当在低速操作模式下供应中速或高速时钟并且执行算术处理等时，会发生由于消耗电流的供应短缺的功能故障。因此，在时钟从低速改变至高速的情况下，在时钟改变之前，操作模式必须改变至高速操作模式。相反，在时钟从高速改变至低速的情况下，操作模式必须在时钟改变之后改变。因此，必须适当地进行编程以便如前所述，在改变时钟频率的情况下，操作模式根据改变至高频或改变至低频的改变在时钟改变之前或之后改变。

如上所述，在改变时钟频率时，不足以设置适用于要执行的处理的频率。需要提取在提高时钟频率的方向上或降低时钟频率的方向上的时钟设置改变，或者不需改变。类似地，不足以简单地将操作模式改变成根据要执行的处理的操作模式。需要适当确定操作模式是在时钟设置改变之前或之后改变，或者操作模式的改变是不必要的。在编程中，适当提取时钟频率以及适于要执行的处理的操作模式是容易的，因为它们的设计规格根据处理确定并且为静态的。另一方面，提取为了某一目的在执行设置改变的时间点的时钟频率和操作模式是不容易的，因为在进行设置改变的时间处的时钟频率和操作模式会由于多个中断，多重中断等而动态地改变。因此，独立的解决手段是必要的，使得在设置改变之前准备，读取并检查保持时钟频率和操作模式的全局变量，并且在编程过程中加入确定设置改变必要与否以及改变顺序的处理步骤。这导致不良的适用性。

第一实施例

图1是说明第一实施例的半导体集成电路1的构造示例的框图。以类似于上述检验示例的方式将微计算机描述为示例。除寄存器14a和15a并且进一步包括寄存器30和表单电路31之外，第一实施例的半导体集成电路1包括与图14中所示的检验示例的半导体集成电路1相同的部件。安装在检验示例的半导体集成电路1中的寄存器4a至9a将被称为第一寄存器组，并且第一实施例中加入的寄存器30将被称为第二寄存器。与寄存器4a至9a相同，第二寄存器30是可通过CPU 2将数据写入/从其读取数据的寄存器。以与检验示例类似的方式，保持在寄存器4a至9a中的数据作为控制信号4b至9b供应至半导体集成电路1中的电路，并且还作为数据4c至9c输入至表单电路31。第二寄存器30中保持的数据也作为数据30a输入至表单电路31。来自表单电路31的输出PCNT[1：0]32是两比特的控制信号。低位(PCNT[0])侧供应至用于中速的降压调节器14，并且高位(PCNT[1])侧供应至用于高速的降压调节器15。当输出信号31的低位(PCNT[0])为“0”时用于中速的降压调节器14操作，并且当低位(PCNT[0])为“1”时其停止。类似地，当输出信号32的上位(PCNT[1])为“0”时用于高速的降压调节器15操作，并且当上位(PCNT[1])为“1”时其停止。因为其他构造类似于上述检验示例，因此将不再说明。

在第一寄存器组中，保持表示从振荡器6或内部振荡器10供应的时钟源的频率与内部时钟的频率之间的相对关系的参数。具体地，表示相对关系的参数的示例包括控制到功能模块4和5的时钟的供应/停止的参数4b和5b，控制振荡器6的振荡/停止的参数6b，表示PLL 7倍增数的参数7b，控制选择器8的参数8b以及作为选择是否进行由分频器11和12进行分频的选择器9的选择信号的参数9b。另一方面，在第二寄存器30中，保持表示时钟源的频率的绝对值的信息。在内部振荡器10的振荡频率在第一实施例中固定时，保持由耦合在外部的振荡器26确定的时钟源的频率或频率范围。从存储在第一寄存器30中的时钟源的时钟频率的绝对值信息以及表示存储在第二寄存器组中的相对关系的参数，可计算内部时钟19的频率的绝对值。然而，无需明确地计算频率的绝对值。“相对关系”不仅包括诸如倍增数或分频比的比例关系，而且还包括选择振荡器6或内部振荡器10的选择关系以及停止时钟19的到功能模块4和5的供应的控制关系。

表单电路31将控制信息输出至输出PCNT[1：0]32，控制信息与时钟源的频率和从第一寄存器组输入的内部时钟19的频率之间的相对关系表示的信息以及从第二寄存器30输入的时钟源的频率的绝对值表示的信息相关联。表单电路31例如可通过数据4c至9c输入作为地址并且输出PCNT[1：0]32从其可读取作为数据的存储器安装。在这种情况下，存储器可以是非易失性存储器或诸如RAM(随机存取存储器)的可重写非易失性存储器。存储器可以是储存电路，其安装作为诸如触发器的逻辑电路或诸如运算电路的逻辑电路或控制电路。此外，其可通过算术电路，控制电路以及存储器的组合来实现。

图2是说明寄存器的构造示例的电路图，其可通用地应用至寄存器4a至9a和30a。图2说明作为示例的寄存器6a的电路。为了更容易理解，仅示出一比特。

示意图中所示为解码器27，由选择器28s和触发器28f组成的储存器以及作为示出为示例的与电路的总线驱动电路29。时钟19以及从复位端子21输入的复位信号Reset_n分别耦合至触发器28f中的时钟端子(TR)以及复位端子(在“0”复位)。经由总线18供应的地址以及写入控制信号由解码器27解码以生成作为到存储器38的输入并控制选择器38s的寄存器写入信号27a。在寄存器写入时，即当信号27a为“1”时，从总线18供应的输入数据经由选择器28s写入触发器28f。当信号27a为“0”时，选择器28s耦合至触发器28f的数据输出Q，并且保持写入值。另一方面，经由总线18供应的地址和读取控制信号由解码器27解码以生成寄存器读取信号27b。在寄存器读取时，即当信号27b为“1”时，储存器28的输出被读取为经由作为总线驱动电路的与电路29到总线18的输出数据。储存器28中的数据作为6b和6c输入至图1中所示的半导体集成电路1的振荡器6和表单电路31。

图3是示出表单电路31的构造示例的电路框图。33表示解码电路，34表示参考表，A1至A27表示与电路，35表示或电路，36表示触发器，37表示传送电路，38表示写入信号，39表示非易失性存储器，并且40表示参考数据。参考表34具有各为两比特并且各由选择器和触发器组成的寄存器L1至L27。可构造与图3中所示的寄存器L1相同的存储“00b”的寄存器以在没有供应选择器和触发器的情况下，通过由解码输出选择的线来输出固定的“00b”。时钟19和复位Reset_n耦合至其他的寄存器L2至L27中的每一个的触发器。

来自第一寄存器组的数据信号4c至9c以及来自第二寄存器30的数据信号30a输入至解码电路33。解码电路33解码输入信号并通过将解码输出D1至D27中的一个设置为“真”(“1”)来声明该信号。在与电路A1至A27中，选择由作为参考表34的组成部分的L1表示的固定信号或各由选择器和触发器产生的寄存器L2至L27中保持的多个比特的数据，并且控制信号32经由或电路35与来自触发器电路36的时钟同步输出。在表单电路31中，通过由传送电路37生成的写入信号38来控制参考表，并且从非易失性存储器39读取的参考数据40被写入并保持在参考表34的寄存器L2至L27中。例如在通电时进行参考数据40的传送。

图4是示出表单电路31的功能的示例的真值表。通过指示解码电路33的功能的解码输入与解码输出相关联的左侧的真值表以及解码输出与来自表单电路31的输出32相关联的右侧的真值表的组合来构成真值表。

根据用户要求的时钟(时钟19)来设置6a至9a的第一寄存器组，并且当用户使用功能模块(功能A和B)4和5时设置4a和5a的寄存器组。

对于第二寄存器30中设置的参数来说，预先由用户通过程序设置由半导体集成电路1的制造商预先定义的参数。具体地，参数是指示振荡器26的频率的参数，其未在半导体集成电路1的制造阶段指定，但是在用户使用功能模块的阶段确定。制造商如下定义参数并且用户通过程序设置参数。

在4MHz<振荡器≤5MHz下使用的情况下，在寄存器30[1：0]中设置“0”。

在5MHz<振荡器≤6MHz下使用的情况下，在寄存器30[1：0]中设置“1”。

在6MHz<振荡器≤7MHz下使用的情况下，在寄存器30[1：0]中设置“2”。

在7MHz<振荡器≤8MHz下使用的情况下，在寄存器30[1：0]中设置“3”。

通过上述设置，通过4a至9a的第一寄存器组以及在第二寄存器30中设置的参数，可计算时钟19的频率，并且获得图4的真值表中的“状态”方面的频率。

在半导体集成电路1中，可根据时钟19的频率例如如下地设置操作模式。

当时钟19≤2MHz时，可设置低速操作模式。

当2MHz<时钟19≤40MHz时，可设置中速操作模式。

当40MHz<时钟19时，仅设置高速操作模式。

此时，对于“状态”列中所示的时钟19的频率的各个计算值来说，参考表34的值可通过半导体集成电路1的制造商确定并且变成图4的真值表中的“参考表34”的列中所示的值。为了简化图4中的说明，图4中4c和5c的所有值都设置为“0”或“1”。在该实施例中，因为调节器的电流供应能力以及固定电流由操作模式调整，因此控制可改变成也取决于控制到功能模块4和5的时钟19的供应以及停止的寄存器4a和5a的值的控制。因此，可更好地控制操作模式，并且可降低功耗。例如，在寄存器4a和5a的数据4c和5c为“0”时停止时钟的情况下，调节器13至15所要求的电流供应能力可小于数据4c和5c为“1”时供应时钟的情况。因此，可在达到相对较高时钟频率的低速侧的操作模式下允许操作。

将说明第一实施例的半导体集成电路1的操作。

图5是示出半导体集成电路1的操作示例的流程图。与检验示例相同，其涉及半导体集成电路1根据调节器13至15的电流供应能力具有以下三种操作模式并且在这些操作模式之中切换的情况下的一个示例。在高速操作模式下，可执行所有调节器13，14和15都操作的高速算术运算以及使用没有PLL 7和选择器9的分频的路径。在中速操作模式下，可执行用于高速的降压调节器15停止，用于中速的降压调节器14以及用于低速的降压调节器13操作的中速算术运算，以及使用PLL 7和选择器9的1/4分频的路径。在低速操作模式下，执行用于中速的降压调节器14以及用于高速的降压调节器15停止，仅用于低速的降压调节器13操作的低速算术运算，以及使用内部振荡器10，或可设置待机状态。

图5的操作流程示出在首先进行使用内部振荡器10的低速算术运算，随后进行使用PLL 7和选择器9的1/4分频路径的中速算术运算，最后使用内部振荡器10切换至待机状态的情况下的低功耗控制。诸如所执行的算术运算的过程与图15中所示的检验示例相同。

将说明操作流程。相同的步骤数字指定与图15相同的步骤。

在通电步骤(S1)，电力施加至电源端子20。

在复位/复位取消步骤(S2)，当从复位端子21声明复位信号，并且随后取消时，半导体集成电路1开始操作。在复位中，寄存器4a至9a以及30中的每一个都初始化为“0”。具体地，对于时钟19来说，通过选择器8选择内部振荡器(1MHz)10，并且通过选择器9选择经由分频器12(1/4分频)供应的时钟。即，时钟19变成0.25MHz。另一方面，在表单电路31中，如图4中所示，信号30a初始化为“0”，因此进行表单中所示的解码号1中的解码。具体地，解码输出信号D1变成真，并且表单电路31经由与电路A1，或电路35以及触发器36输出“00b”作为控制降压调节器的信号32。因此，降压调节器14和15这两者均处于操作状态，即操作模式为其中电流供应能力最大的高速操作模式。

随后，在类似于检验示例的方式中，读取存储在非易失性存储器3中的修整数据并且修整内部功能(S3)。优选地，传送电路37在修整时序下适当地控制控制信号38，并且参考数据从非易失性存储器39经由数据总线40写入到由寄存器L2至L27表示的参考表34。在参考表34中，图4中的“参考表34”的列中指示的数据存储为参考数据。

随后，开始程序代码的执行，并且CPU 2执行存储器3中保持的程序代码(S4)。在此时间点，低速时钟从时钟19供应，并且操作模式为高速操作模式。

通过由CPU 2执行保持在存储器3中的程序代码，在寄存器30中设置参数(S20)。对于参数来说，根据耦合至半导体集成电路1的振荡器26的频率，设置从“0”至“3”的适当值，如图4中的列“30a[1：0]”中所示。现在假设使用6MHz的振荡器，即在寄存器30的[1：0]中设置“1”。此后，30a[2]设置为“1”。通过该设置，根据第一寄存器的状态(所有都为“0”)，图3中的解码号2中写入的参考表34中的“11b”输出为输出32，即PCNT[1：0]，降压调节器14和15停止，并且操作模式切换为低速操作模式。

此后，执行算术运算1(S6)。在与时钟19供应的低速时钟同步的低速下进行算术运算1。

随后，进行时钟设置1(S8)。设置寄存器6a,7a和9a，激活外部振荡器26，振荡器6以及PLL 7的路径，并且进一步通过选择器9选择没有分频的输出。

随后，进行时钟设置2(S9)。即，通过由选择器8选择PLL 7，借助时钟19选择外部振荡器26的路径。伴随与此的，在图4中的解码号15中，参考表值“00b”输出为输出32，即PCNT[1：0]，降压调节器14和15操作，并且操作模式切换至高速操作模式。

此后，进行算术操作2(S10)。在与高速时钟同步的高速下进行算术运算2。因为操作模式在步骤S9预先改变至高速操作，因此来自调节器13，14和15的电流供给足够大。

随后，进行时钟设置3(S11)。通过由选择器9选择“0”，即选择分频器12(1/4分频)，时钟10分成PLL 7的1/4。供应至时钟19的时钟改变至中速时钟。伴随与此，在图4中的解码号13中，参考表值“10b”输出至32，降压调节器14操作，降压调节器15停止，并且操作模式切换至中速操作模式。

此后，执行算术运算3(S13)。在与时钟19供应的中速时钟同步的中速下进行算术运算3。

随后，进行时钟设置4(S14)。通过由选择器8选择内部振荡器10，即经由内部振荡器10和分频器12(1/4分频)的路径发送时钟19。伴随与此，在图4中的解码号2中，参考表值“11b”输出至32，降压调节器14和15都停止，并且操作模式切换至低速操作模式。

随后，半导体集成电路1进入待机状态(S16)。其为外部中断等的等待的状态。

如上所述，在传送修整数据的步骤S3，加入传送存储在表单电路31中的参考数据的操作，并且根据耦合至半导体集成电路1的振荡器26的频率来设置参数的步骤S20加入图15中所示的操作流程。另一方面，操作模式通过与进行时钟设置的各个步骤(S8,S9,S11和S14)中设置的寄存器相关联的表单电路31而自动改变，使得用于设置改变操作模式的寄存器的各个步骤(S5,S7,S12和S15)对于图15中所示的操作流程来说变得不必要。如上所述，在编程步骤中，切换操作模式的步骤S5,S7,S12和S15通过加入步骤S20而变得不必要。

实际上，在改变时钟设置时，通过在该时间点检查时钟设置而确定频率是增大还是减小以及操作模式设置是在关联其的时钟设置之前或之后执行变得必要。在不包括多重中断等的非常简单的程序中，可在不确定的情况下编程改变流程。但是，在其中允许多个中断以及多重中断的操作下，难以或不能预告操作模式改变流程。因此，通过该实施例减少的步骤数目较大。

如上所述，在没有安装诸如频率测量电路或频率确定电路的大规模电路的情况下，可减轻用于根据内部时钟频率改变内部电路的操作模式的程序负担。即，通过用户常规执行的操作模式的设置变得不必要，因此可供应容易使用的半导体集成电路。虽然考虑到用于用户设置的不便而常规地抑制操作模式的数目，但是在该实施例，通过供应多个模式，可更精细控制功率。

虽然控制降压调节器13至15的电流供应能力以及固定电流的模式已经描述为该实施例中的操作模式，但是可使用除上述降压调节器之外的电路。例如，在低速操作模式下，通过降低存储器的灵敏放大器的偏置电流，功耗降低，同时降低读取速度。另一方面，在高速操作模式下，通过提高灵敏放大器的偏置电流，提高了读取速度。此外，虽然在低速操作模式下的存储读取中包括等待循环，但是可进行除高速操作模式中的等待循环之外的控制。根据操作模式的控制目标不仅是诸如降压调节器或存储器的内部电路，而还可以是诸如耦合在外部的调节器电路的外部电路。即，根据操作模式而进行控制的目标可以是任意电路。

虽然已经说明了图3中的表单电路31中的数据从非易失性存储器39读取并存储在参考表34中的寄存器L2至L27中的示例，但是固定值可如在寄存器L1中地存储在寄存器L2至L27中。

虽然如图1中所示已经说明了外部提供振荡器26示例，但是但是可使用从外部供应的时钟来替代它。

在第一寄存器组中，如上所述，包括保持指示时钟源的频率和内部时钟19的频率之间相对关系的参数的寄存器是足够的，但是可进一步包括其他寄存器，例如诸如监视电源端子20的电势的寄存器以及存储内部温度传感器的温度值的寄存器的内部电路的任意寄存器。此时，不是指示频率的相对关系的参数而是对诸如操作电压和温度的操作模式产生影响的参数的参数可设置为表单电路31的输入，控制操作模式的输出32可根据操作电压和温度自动地改变。

虽然已经使用微计算机作为示例说明了该实施例，但是半导体集成电路的种类不限于微计算机，而是可以是任意种类，只要电路具有经由用于与诸如单一A/D切换器、存储器等的外部装置进行交互的总线耦合的寄存器即可。

描述为补充附录的上述各种变型例可类似地应用于将在下文说明的其他实施例。

第二实施例

在第二实施例中，将说明不同于表单电路31的图3和4的构造示例。图6是示出表单电路31的第二实施例的构造示例的电路框图，并且图7是示出表单电路31的功能的示例的真值表。

图6和7的表单电路31以及图3和4的表单电路之间的不同如下。

输入至解码电路33的图1中的寄存器30的输入信号30a具有一比特宽度。

解码输出是D1至D9。

寄存器电路是L2至L9。

与电路是A1至A9。

寄存器L2至L9的写入信号38经由总线18生成。

寄存器L2至L9的写入数据连接至总线18。

图7的真值表示出解码第1至9。

其他构造和操作类似于图3和4的构造和操作。在第二实施例中，根据采用的振荡器26的频率来生成表单电路31中存储的真值表。因此，如图7中所示，真值表由仅在时钟源的频率为预定值的情况下的解码输出组成。例如，图7示出振荡器26的频率为6MHz的情况。借助该构造，真值表的规模，即表单电路31的电路规模被大幅减小。图4的真值表包括解码号1至27，而图7则具有解码号1至9。关联与此，图6中所示的表单电路31由输出解码输出D1至D9的解码电路33，寄存器L1至L9以及与电路A1至A9组成，并且其电路规模从图3中所示的电路规模大幅减小。而且相对于寄存器30，未存储指示振荡器频率的信息，并且不需要输入至表单电路31。

将参考第一实施例中引用的图5以及图6和7说明操作。

虽然在第一实施例中准备了覆盖可由用户使用的振荡器的频率的参考表，但是在第二实施例中，数据表64仅在振荡器26的频率为从总线18写入至参考表34的特定频率的情况下对应于真值表。数据表64例如通过利用提供为用于作为用户的程序生成器的实用程序的参考表生成程序63由半导体集成电路1的制造商生成。

图8是示出生成半导体集成电路1中执行的程序代码62的过程的流程图。作为用户的程序生成器通过编译器61编译程序源60以生成程序代码62。此时，当程序源60执行进入参考表生成程序63时，用户输入半导体集成电路1中使用的振荡器的频率。表生成程序63生成对应于输入频率的数据表64。在程序源60中汇编并编译数据表64，并且程序代码62包括用于将数据表64中的数据写入表单电路31中的参考表34的寄存器L2至L9中的指令代码组。

如上所述，实际由用户使用的对应于振荡器26的频率的数据表64中的数据包括在用户的程序代码62中。在第二实施例的操作流程中，在图5中所示的第一实施例的操作流程中的寄存器30设置步骤S20之前，包括通过CPU 2从存储器3读取程序代码中包括的数据表64中的数据并经由总线18将其写入参考表34中的步骤。在将数据写入参考表34时，参考表34中的寄存器L2至L9通过总线18的地址由解码器51选择，并且总线18的数据被写入各个寄存器，由此将数据表64中的数据存储进参考表34中。当“1”写入寄存器30中时，根据图7的真值表中所示的解码来生成表单电路31的输出32。

第二实施例中的后续操作流程类似于图5中所示的第一实施例。将不再给出后续操作的详细说明。

参考表生成程序63可以是从如图4的真值表中所示准备的所有频率中选取的将要使用的频率的实用程序，或者计算来自于等效于由将要使用的频率构造的真值表的表格的时钟19的频率以及第一寄存器组的数据并生成数据表64的数据的程序。

如上所述，在第一实施例中，准备了覆盖将由用户使用的振荡器的参考表，使得参考表的规模较大。其导致电路规模增大而且也导致的成本升高并且由表单电路31消耗的电流较大的问题。此外，在使用如图1中所示外部提供的振荡器26的情况下，可被耦合的振荡器的频率通过振荡器6的性能而限于某一程度的范围。在允许外部时钟输入的情况下，可被输入的频率的范围通常较宽。存在较大规模的参考表变得必要以便对应于该较宽范围的问题。

与此相反，在第二实施例中，在生成用户的程序代码时使用从将被使用的振荡器或外部输入时钟频率窄化的特定时钟频率的参考表是足够的，使得可解决上述问题。

另一方面，在第一实施例中，通过提供将由用户使用的覆盖频率的参考表，无需对用户的程序造成负担。而且第一实施例可容易地应对动态改变外部时钟频率的情况。即，根据外部时钟频率改变寄存器30中的数据是足够的。

第二实施例也可应对外部时钟的频率动态改变的情况。在用户程序的编译阶段，使用的所有时钟频率必须都在构成用户程序的例行程序和任务中指定。对应于所有时钟频率的数据表64由表生成程序63生成并嵌入程序代码62中。当外部时钟频率动态改变时，寄存器30一旦设置为“0”，即激活固定值“00b”的参考表。此后，对应于时钟频率的数据表64写入参考表34中。

如上所述，第二实施例也可应对外部时钟动态改变的情况，并且可实现容易使用的功率控制。

第三实施例

在第三实施例中，将说明控制优选地提供在表单电路31之后的级上的控制信号32的延迟的电路。图9是示出电路的操作示例的波形图表。图10是示出电路的一个构造示例的电路图。因为基本构造和操作类似于第一和第二实施例，因此将仅说明第三实施例中的特性操作。

图9示出在通过寄存器4a至9a(信号名称4c至9c)切换时钟19的情况下的波形。虽然不再给出详细说明，但是通常，在时钟切换时，公共电路为切换之前的时钟以及切换之后的时钟同步而不导致时钟19中的假信号的电路。在图9中，时钟19的频率在从寄存器信号4c至9c中改变的三个时钟之后切换。这是用于切换前的时钟以及切换后的时钟的同步的周期设置为三个时钟的示例。在该示例中，在时钟19从低速切换至高速的情况下，在低速时钟下获得三个循环的时钟切换周期，在高速时钟下获得三个循环的时钟切换周期。

图10示出插入第一和第二实施例的表单电路31及其输出32之间的电路，它们是由时钟19以及从复位端子21供应的Reset_n信号初始化(“0”)的触发器41、导致预定延迟的延迟电路42、以及与电路43。表单电路31中的触发器36的输出输入至触发器41以及延迟电路42，并且通过与电路43从触发器41的输出以及延迟电路42的输出获得逻辑与以生成控制信号32。

在电路中，由触发器36生成的信号“0”(降压调节器操作)在后续时钟19的上升沿被触发器41获取，并且“0”经由与电路43输出为信号32。另一方面，由触发器36生成的信号“1”(降压调节器的停止)经历延迟电路42的延迟并且“1”经由与电路43输出为信号32。即，在时钟切换成高速时钟之前，降压调节器开始操作，并且在时钟切换成低速时钟之后，降压调节器停止。

通过上述操作，例如在低速时钟切换成高速时钟时，降压调节器较早激活以准备在切换至高速时钟时增大功耗。在高速时钟切换至低速时钟时，降压调节器缓慢停止。即，在进行增大时钟频率的时钟切换时，降压调节器可以始终预先操作。在进行降低时钟频率的时钟切换时，在功耗变得稳定之后，停止降压调节器，使得降压调节器可控制为也能在功耗改变时供应稳定的功率。

延迟电路42可由模拟元件或数字元件组成。通过由适当数量的级的触发器构造延迟电路42，可更稳定地获得满足上述关系的适当延迟值。

第四实施例

在第四实施例中，将说明加入被表单电路31禁止的检测参数设置的功能的示例。图11是说明第四实施例的半导体集成电路1中的寄存器4a至9a以及表单电路31周围的构造示例的框图。图12是示出表单电路31的构造示例的电路框图。图13是示出表单电路31的功能的示例的真值表。

因为基本构造以及操作类似于第一至第三实施例，因此仅说明第四实施例中的特性操作。

图11中所示的寄存器4a至9a是图2中所示的寄存器的变型例。具体地，选择器48和触发器49添加至图2的寄存器，并且输出4b至9b控制振荡器6、PLL 7等。以类似于图2的方式，寄存器4a至9a的输出4c至9c通过由选择器28s和触发器28f组成的存储器28生成并输入至表单电路31。在寄存器9a等中的每一个中，图2中所示的解码器27和读取电路29未在图11中示出。

除第一和第二实施例的PCNT[1：0]之外，两比特添加到表单电路31的输出32。如图13的真值表中所示，使参考表34的输出为四比特，并且或电路35的输出的最高比特[3]输出为信号50。

图13的真值表中与图7中所示的第二实施例的表单电路31的真值报告的改变点如下。首先添加输出信号50的解码号5。当由寄存器4a至9a的设置(4c至9c)的组合设置禁止组合时，“1”输出为参考表34中的最高位。禁止组合可扩展至多个解码号并表达。此外，虽然在图7中的解码号2中[6c,7c,8c]＝[*,*,0]时输出D2＝1，但是在图13中，在图13中的解码号2中[6c,7c,8c]＝[0,0,0]时输出D2＝1，并添加解码号3和4。在解码号3中，当[6c,7c,8c]＝[0,1,0]时，输出D3＝1。在解码号4中，当[6c,7c,8c]＝[1,0,0]时输出D4＝1，参考表34的输出设置为“0111b”，输出与正常的D2＝1的情况相同的PCNT[1：0]＝“11b”，并且“1”输出至[2]。用于检测组合的解码号未被禁止而是冗余。

如上所述，除解码信号扩展至D1至D11，寄存器扩展至L2至L11并且与电路扩展至A1至A11，以及比特数与真值表的扩大相关联而从两比特增加至四比特之外，表单电路31的构造类似于图6的构造。添加到参考表34的比特[3]表示第一寄存器组中禁止的设置，比特[2]是给出冗余设置警告的比特，并且比特[1：0]具有类似于第二实施例的构造(图7)。

将说明图11。表单电路31的输出的比特[3]作为信号50耦合至选择器47和48。由触发器36生成的表单电路31的输出[3：0]经由与电路44耦合至总线18并且可由声明解码信号45而由CPU 2读取。由触发器36生成的表单电路31的低比特[1：0]以类似于第三实施例的方式经由选择器47通过41，42和43耦合至输出32。

借助该电路构造，寄存器4a至9a中设置的值经由4c至9c输入至表单电路31，并且输出图13的真值表中示出的对应的参考表值。

信号50例如起到检测时钟因为在图13中的解码器中进行设置禁止而不能被供应的状态的作用，即振荡器6被设置为无论通过解码第5中的PLL 7和选择器8怎样选择振荡器路径而都被停止。当信号50为“0”时，选择器48选择存储器28的输出，选择器47选择触发器36的输出，输出供应至触发器41，并且执行正常操作。

另一方面，当信号50为“1”时，即当检测到禁止设置时，触发器49的输出反馈到选择器48。即，控制振荡器6，PLL 7等的4b至9b在信号50变成“1”(禁止设置)的检测之前保持值。类似地，触发器41的输出经由选择器47反馈到输入。具体地，对于控制信号32来说，保持在检测到信号50变成“1”之前的数值，即，禁止设置之前的数值。设置禁止的状态可由CPU 2经由通过解码信号45选择的与电路44来读取。

此外，与电路44的比特2([2])给出冗余设置的警告。例如，在图13中的解码号3中，虽然由选择器8选择内部振荡器10，但是PLL 7仍操作。比特2起仅通过PLL 7的操作电流量给出功率过量消耗的警告的作用。类似地，在解码号4中，虽然由选择器8选择内部振荡器10，但是振荡器6仍操作，并且比特2起仅通过振荡器6的操作电流量给出功率过量消耗的警告的作用。

如上所述，在寄存器4a至9a的设置之后通过经由与电路44将触发器6的值读取为参考表34的输出，可识别禁止设置以及警告的状态。

虽然已经在该实施例中说明了经由与电路44通过CPU 2读取禁止设置以及警告的示例，但是也能将表示禁止设置的触发器输出36的最高比特[3]以及指示作为中断请求信号的警告的比特[2]耦合至中断控制电路，并进行异常处理。

根据第四实施例，可提供半导体集成电路，其中评估并分析无意操作所要求的时间以及由禁止设置或常规发生在程序开发过程中的不期望的设置造成的功耗，并通过第一至第三实施例的组合而被更容易地使用。

虽然已经根据实施例具体说明了由本发明的发明人实现的本发明，但是显而易见地，本发明不限于上述实施例，而是可在不脱离其主旨的情况下进行各种改变。

Claims (18)

1.一种半导体集成电路，包括：

内部时钟生成电路，所述内部时钟生成电路从时钟源生成内部时钟；

第一寄存器；

第二寄存器；

表单电路；以及

具有多种操作模式的内部电路，

其中，所述第一寄存器能够储存第一信息，该第一信息指定所述时钟源的频率与所述内部时钟的频率之间的相对关系，

其中，所述第二寄存器能够储存第二信息，该第二信息指示出所述时钟源的频率，

其中，所述内部时钟生成电路基于在所述第一寄存器中储存的所述第一信息来生成所述内部时钟，

其中，在所述内部电路中，基于所供应的控制信号来指定操作模式，以及

其中，所述表单电路能够以与所述第一信息和所述第二信息相关联的方式来储存被输出为所述控制信号的控制信息，并且基于从所述第一寄存器供应的所述第一信息以及从所述第二寄存器供应的所述第二信息来将对应的控制信息输出为所述控制信号。

2.根据权利要求1所述的半导体集成电路，

其中，所述表单电路具有解码电路和储存电路，所述解码电路用于解码所述第一信息以及所述第二信息并将解码结果输出，所述储存电路用于储存所述控制信息以便关联于所述解码结果，以及

其中，所述储存电路将根据所述解码结果的所述控制信息输出为所述控制信号。

3.根据权利要求2所述的半导体集成电路，

其中，所述表单电路进一步包括非易失性存储器和传送电路，

其中，所述非易失性存储器以与所述第一信息和所述第二信息相关联的方式来储存所述控制信息，以及

其中，所述传送电路将在所述非易失性存储器中储存的所述控制信息传送至所述储存电路。

4.根据权利要求1所述的半导体集成电路，进一步包括：

振荡电路，所述振荡电路生成根据所耦合的振荡器的频率的所述时钟源，

其中，所述第一信息包括根据所述振荡器的所述频率的信息。

5.根据权利要求1所述的半导体集成电路，在所述表单电路之后的级中进一步包括延迟电路，所述延迟电路对所述控制信号给予预定的延迟。

6.根据权利要求5所述的半导体集成电路，其中，

在将所述内部时钟的所述频率改变为以使其变高的情况下，所述预定的延迟被设置为在改变之前切换所述控制信号的延迟量，以及

在将所述内部时钟的所述频率改变为以使其变低的情况下，所述预定的延迟被设置为在改变之后切换所述控制信号的延迟量。

7.根据权利要求2所述的半导体集成电路，其中，

所述解码结果包括第一解码值，该第一解码值指示出所述第一信息的设置被禁止的状态，并且

在所述储存电路中储存的所述控制信息包括在所述解码结果是所述第一解码值的情况下所关联的第一控制信息。

8.根据权利要求7所述的半导体集成电路，

其中，所述第一寄存器进一步包括第二储存电路，该第二储存电路在新的第一信息被设置之前来保持旧的第一信息，

其中，进一步提供有第三储存电路，该第三储存电路在所述新的第一信息被设置之前来保持从所述表单电路输出的旧的控制信息，以及

其中，当所述新的第一信息的解码结果是指示出所述新的第一信息的设置被禁止的状态的所述第一解码值时，在所述第二储存电路中储存的所述旧的第一信息被输出为所述第一寄存器的输出，并且在所述第三储存电路中储存的所述旧的控制信息被输出为所述控制信息。

9.根据权利要求7所述的半导体集成电路，其中，

所述解码结果进一步包括第二解码值，该第二解码值指示出不推荐所述第一信息的状态，并且

在所述储存电路中储存的所述控制信息进一步包括在所述解码结果是所述第二解码值的情况下所关联的第二控制信息。

10.根据权利要求1所述的半导体集成电路，其中，

所述内部电路是其电流供应能力为可调整的电源电路，

对应于所述多种操作模式中每一种，来指定所述电流供应能力的大小，并且

基于所述控制信号来调整所述电流供应能力的大小。

11.一种半导体集成电路，包括：

内部时钟生成电路，所述内部时钟生成电路从时钟源生成内部时钟；

第一寄存器；

表单电路；以及

具有多种操作模式的内部电路，

其中，所述第一寄存器能够储存第一信息，该第一信息指定所述时钟源的频率与所述内部时钟的频率之间的相对关系，

其中，所述第一信息是与所述时钟源的所述频率相对应的信息，

其中，所述内部时钟生成电路基于在所述第一寄存器中储存的所述第一信息来生成所述内部时钟，

其中，在所述内部电路中，基于所供应的控制信号来指定操作模式，以及

其中，所述表单电路能够将被输出为所述控制信号的控制信息储存为以便与所述第一信息相关联，并且基于从第一寄存器供应的所述第一信息来将对应的控制信息输出为所述控制信号。

12.根据权利要求11所述的半导体集成电路，

其中，所述表单电路具有解码电路和储存电路，所述解码电路用于解码所述第一信息并且输出解码结果，所述储存电路用于储存所述控制信息以便关联于所述解码结果，并且

其中，所述储存电路将根据所述解码结果的所述控制信息输出为所述控制信号。

13.根据权利要求11所述的半导体集成电路，在所述表单电路之后的级中进一步包括延迟电路，该延迟电路对所述控制信号给予预定的延迟。

14.根据权利要求13所述的半导体集成电路，其中，

在将所述内部时钟的所述频率改变为以使其变高的情况下，所述预定的延迟被设置为在改变之前切换所述控制信号的延迟量，以及

在将所述内部时钟的所述频率改变为以使其变低的情况下，所述预定的延迟被设置为在改变之后切换所述控制信号的延迟量。

15.根据权利要求12所述的半导体集成电路，其中，

所述解码结果包括第一解码值，该第一解码值指示出所述第一信息的设置被禁止的状态，并且

在所述储存电路中储存的所述控制信息包括在所述解码结果是所述第一解码值的情况下所关联的第一控制信息。

16.根据权利要求15所述的半导体集成电路，

其中，所述第一寄存器进一步包括第二储存电路，该第二储存电路在新的第一信息被设置之前来保持旧的第一信息，

其中，进一步提供有第三储存电路，该第三储存电路在所述新的第一信息被设置之前来保持从所述表单电路输出的旧的控制信息，以及

其中，当所述新的第一信息的解码结果是指示出所述新的第一信息的设置被禁止的状态的所述第一解码值时，在所述第二储存电路中储存的所述旧的第一信息被输出为所述第一寄存器的输出，并且在所述第三储存电路中储存的所述旧的控制信息被输出为所述控制信息。

17.根据权利要求15所述的半导体集成电路，其中，

所述解码结果进一步包括第二解码值，该第二解码值指示出不推荐所述第一信息的状态，并且

在所述储存电路中储存的所述控制信息进一步包括在所述解码结果是所述第二解码值的情况下所关联的第二控制信息。

18.根据权利要求11所述的半导体集成电路，其中，

所述内部电路是其电流供应能力为可调整的电源电路，

对应于所述多种操作模式中每一种，来指定所述电流供应能力的大小，并且

基于所述控制信号来调整所述电流供应能力的大小。