CN107276931A - 线路驱动器以及驱动传输线的方法 - Google Patents

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Abstract

提供一种线路驱动器以及驱动传输线的方法。线路驱动器包括：第一驱动器，连接到传输线并且被配置为响应于接收到输入信号以第一输出信号驱动所述传输线；第二驱动器，连接到所述传输线并且被配置为以第二输出信号驱动所述传输线；以及选通电路，被配置为响应于接收到所述输入信号在一时间段内激活所述第二驱动器，其中所述第二驱动器被配置为在所述时间段内驱动所述传输线。本发明提供的线路驱动器以及驱动传输线的方法能够减少通过传输线传输的驱动信号的失真。

Description

线路驱动器以及驱动传输线的方法
技术领域
本发明涉及对传输线的驱动，尤其是涉及驱动传输线的线路驱动器以及驱动传输线的方法。
背景技术
线路驱动器(line driver)用于在电子设备中通过传输线(transmission line)传送信号。线路驱动器的类型包括电压模式驱动器和电流模式驱动器。用于驱动传输线的传统线路驱动器所呈现的频率响应会在某频率上滚降(roll-off)，因此会导致信号失真(例如，码间串扰)。
发明内容
有鉴于此，本发明提供一种线路驱动器以及驱动传输线的方法以有效地解决上述问题。
依据本发明的一方面，提供了一种线路驱动器，包括：第一驱动器，连接到传输线并且被配置为响应于接收到输入信号以第一输出信号驱动所述传输线；第二驱动器，连接到所述传输线并且被配置为以第二输出信号驱动所述传输线；以及选通电路，被配置为响应于接收到所述输入信号在一时间段内激活所述第二驱动器，其中所述第二驱动器被配置为在所述时间段内驱动所述传输线。
依据本发明的另一方面，提供了一种驱动传输线的方法，包括：响应于接收到输入信号利用第一驱动器以第一输出信号驱动所述传输线；响应于接收到所述输入信号在一时间段内利用选通电路激活第二驱动器；以及在所述时间段内利用所述第二驱动器以第二输出信号驱动所述传输线。
本发明提供的线路驱动器以及驱动传输线的方法能够减少通过传输线传输的驱动信号的失真。
在阅读各个附图中例示的优选实施例的如下详细描述之后，本发明的这些和其他目的对本领域技术人员来说无疑将变得显而易见。
附图说明
图1是例示传统的线路驱动器的频率响应与本发明所描述的均衡驱动器的频率响应之间的比较的示意图。
图2A是根据一些非限制性实施方式例示线路驱动器的框图。
图2B是根据一些实施方式例示输入信号和输出信号的图示。
图3A是根据据一些实施方式例示选通电路和驱动器的电路图。
图3B是根据一些实施方式例示驱动器响应于下降沿的信号。
图3C是根据一些实施方式例示驱动器响应于上升沿的信号。
图3D是配置为差分操作的驱动器的示意图。
图4是例示传统驱动器(如，单独使用的驱动器)的眼图和线路驱动器的眼图的示意图。
图5是根据一些实施方式例示用于驱动传输线的方法的流程图。
具体实施方式
已知用于驱动传输线的线路驱动器所呈现的频率响应会在某频率上滚降(roll-off)，因此会导致失真(例如，码间串扰)。信号转变不足够陡峭而难以支持高数据率将会导致这种滚降。这种不陡峭的转变可能由多种因素导致。例如，线路驱动器的电容值可能会限制操作速度。此外或者另选地，传输线的电容值也可能是限制因素。
通过使用具有不同频率响应的并行路径来驱动传输线(例如印刷电路板上的金属迹线或电缆)，可以减少通过传输线传输的驱动信号的失真。慢路径(slow-path)可以包括以直流和其他低频信号驱动传输线的驱动器。快路径(fast-path)可以包括以更高频率的信号驱动传输线的另一驱动器。快路径可以包括选通电路(gating circuit)，用于在输入信号的转变期间使快路径驱动器跳动到开启状态(on-state)。因此，可以减少传输线上信号的失真。在一些实施方式中，由此产生的驱动信号的频率分量能够携带高数据速率(例如，超过25Gb/s)。
假定可以通过在一定的时间段内激活快路径来实现上述高频。通过在这样的时间段内将驱动器切换为开启以及在这样的时间段之外将驱动器切换为关闭，相对于持续保持开启状态的驱动器，快路径驱动器可以呈现出包括更高频率的频率响应。因此，将驱动器切换为开启和关闭可以将驱动器的频率响应向更高频率转移，因而获得通带频率响应。
制造一些传统的印刷电路板时使用的材料可能会引入不期望的阻抗，从而当以高数据速率信号驱动电路板时导致电路板引入失真。尽管存在这些不期望的阻抗，由于这些印刷电路板的易得性和低成本，仍期望使用这些印刷电路板。根据本发明的一个方面，可以通过除了使用传统的驱动器(诸如电压模式驱动器或电流模式逻辑驱动器)外还使用被配置为驱动信号的高频分量的均衡驱动器，来驱动具有这种阻抗的传输线并且同时限制失真。图1是例示传统的线路驱动器的频率响应10与本发明所描述的均衡驱动器的频率响应20之间的比较的示意图。可以看出，频率响应10在频率f1(如，15GHz或25GHz)上滚降。另一方面，频率响应20可以覆盖的频率范围高于传统驱动器的频率范围。也就是说，传统的线路驱动器的输出信号的频率响应10发生改变时的最大频率小于均衡驱动器的输出信号的频率响应20发生改变时的最大频率。在一些实施方式，线路驱动器可以被配置为组合传统驱动器的频率响应与均衡驱动器的频率响应。这种线路驱动器的一个示例实现方式可以产生频率响应30。这里把通过组合频率响应10和20来获得频率响应30的行为称为“信号均衡”。频率响应30可以在大于频率f1的频率f2处滚降。例如，频率f2可以大于30GHz、大于40GHz、大于50GHz或大于60GHz。频率响应的平坦区域扩展后，可以限制其频率高于频率f1的信号的失真。
在一些实施方式中，可以通过在预定的时间段激活驱动器执行信号均衡。例如，选通电路可以响应于接收到转变时(比如上升沿或下降沿)激活驱动器。通过限制驱动器有效的(active)时间段，可以实现通过传输线驱动的陡峭转变而不会出现失真。选通电路可以包括被配置为将信号延迟所需延迟量的一个或多个延迟元件。信号被延迟的延迟量可以决定均衡驱动器被激活的时间段。
图2A是根据一些非限制性实施方式例示线路驱动器的框图。线路驱动器100可以连接到发射器102和接收器112。发射器102可以是被配置为发送电信号的任何合适类型的电子设备。例如，发射器102可以包括处理器、模数转变器、数模转变器、放大器、波形发生器。接收器112可以是被配置为接收电信号的任何合适类型的电子设备。例如，接收器112可以包括处理器、模数转变器、数模转变器、放大器、天线和/或用于将光信号驱动至光纤的光调制器。线路驱动器100可以通过传输线110连接到接收器112。传输线110可以包括一个或多个电缆(例如双股电缆或同轴电缆等)或者印刷电路板上的一个或多个金属连接。传输线110的长度可以类似于驱动该传输线的信号的波长。
线路驱动器100可以包括传统的驱动器104(可称为第一驱动器)，如电压模式驱动器和/或电流模式逻辑驱动器。当连接到传输线110时，驱动器104可以呈现出图1所示的频率响应10。线路驱动器100可以进一步包括选通电路106和均衡驱动器108(可称为第二驱动器)。均衡驱动器可以配置为执行信号均衡。当连接到传输线110时，均衡驱动器108可以呈现出图1所示的频率响应20。选通电路106可以被配置为对驱动器108进行选通(gate)或开启。在本发明中，动词“选通”可以用来表示激活电路。例如，在被选通的状态，驱动器108可以被配置为允许发射器102提供的信号到达传输线110。在未被选通的状态，驱动器108可以呈现出较大阻抗，从而发射器102提供的信号被阻挡而不会到达传输线110。
图2B是根据一些实施方式例示输入信号和输出信号的图示。输入信号120可以代表由发射器102产生的信号，输出信号121可以代表由均衡驱动器108驱动至传输线110的信号，如电压或电流等。输入信号120可以在两个或两个以上的电平(如逻辑0和逻辑1)之间切换。输入信号120可以具有多个转变。例如，输入信号120可以在时间t0出现下降沿以及在时间t2出现上升沿。响应于接收到时间t0出现的下降沿，选通电路106可以选通或开启驱动器108。因此，输出信号121可以在时间t0切换到第一状态(例如逻辑高)。在接收到输入信号120的下降沿后，选通电路106继续选通驱动器108达一段时间段δTF。时间段δTF可以大于10飞秒(femtosecond，fs)、大于100fs、大于1皮秒(picosecond，ps)、大于5ps、大于10ps、大于20ps、大于30ps或大于50ps等。时间段δTF可以小于10fs、小于1ns、小于500ps、小于100ps、小于50ps、小于30ps、小于20ps、小于10ps或小于1ps等。在一些实施方式中，时间段δTF可以在10fs至100ps之间。在时间t1，输出信号121可以切换回浮置状态。
响应于接收到时间t2出现的上升沿，选通电路106可以选通或开启驱动器108。因而，输出信号121可以在时间t2切换到另一状态，例如逻辑低状态。在接收到输入信号120的上升沿后，选通电路106可以继续选通驱动器108达一段时间段δTR。在一些实施方式中，时间段δTR可以等于时间段δTF。时间段δTR可以大于10fs、大于100fs、大于1ps、大于5ps、大于10ps、大于20ps、大于30ps或大于50ps。时间段δTR可以小于10fs、小于1ns、小于500ps、小于100ps、小于50ps、小于30ps、小于20ps、小于10ps或小于1ps。在一些实施方式中，时间段δTR可以在10fs至100ps之间。在时间t3，输出信号121可以切换回浮置状态。时间段δTF以及时间段δTR小于输入信号的周期。
在一些实施方式中，选通电路106可以包括一个或多个延迟元件。本发明所述的延迟元件可以被配置为接收第一转变，如上升沿或下降沿，以在预定时间段后生成第二转变。在一些实施方式中可以使用反相器实现时间延迟。在这种情况下，当接收到转变(如，下降沿)时，生成延迟后的相反的转变(如，上升沿)。在一些实施方式中，选通电路106可以在第一转变和第二转变之间开启驱动器108。
图3A是根据据一些实施方式例示选通电路306和驱动器308的电路图。选通电路306可以作为选通电路106，驱动器308可以作为驱动器108。选通电路306可以通过驱动器DA连接到发射器102。驱动器DA可以被配置为提供输入信号VIN至选通电路。选通电路306可以包括一个或多个延迟元件。在一些实施方式中，延迟元件可以利用反相器实现，例如反相器D1(可称为第一延迟元件)和反相器D2(可称为第二延迟元件)。反相器可以配置为接收转变，并提供延迟后的相反的转变。
驱动器308可以包括多个晶体管，如晶体管M1、M2、M3、M4。晶体管可以彼此串联连接。例如，晶体管M1的漏极可以连接到晶体管M2的源极，晶体管M2的漏极可以连接到晶体管M3的漏极，晶体管M3的源极可以连接到晶体管M4的漏极。在一些实施方式中，晶体管M1和M2(可称为第一晶体管)可以是第一导电类型，晶体管M3和M4(可称为第二晶体管)可以是第二导电类型。例如，晶体管M1和M2可以是PMOS晶体管，晶体管M3和M4可以是NMOS晶体管。应该理解的是，驱动器308的晶体管并不局限于金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field effect transistors，MOSFET)，可以使用任何其他合适类型的晶体管。例如，可以使用双极结晶体管(bipolar junction transistors，BJT)、结型场效应晶体管(junction field effect transistors，JFET))、异质结双极晶体管(heterojunctionbipolar transistor，HBT)等。
晶体管M1、M2、M3、M4的栅极处呈现的电压在此将分别称为V1、V2、V3、V4。在一些实施方式中，V2和V3可以等于VIN，V1和V4可以反相，即，VIN的延迟版本。输出电压VOUT代表驱动至传输线的电压(图3中未示出)。电流iP代表流经电压源VDD、晶体管M1和M2以及传输线的电流。电流iN代表流经电压源VSS、晶体管M3和M4以及传输线的电流。
电压V1、V2、V3和V4可以被配置为使得电流iP能够在预定的时间段(例如在时间t0和时间t1之间)流入传输线。此外，电压V1、V2、V3和V4可以配置为使得电流iN能够在预定的时间段(例如在时间t2和时间t3之间)流入传输线。图3B是根据一些实施方式例示驱动器308响应于下降沿的信号。在时间t0，输入信号VIN具有下降沿。响应于接收到下降沿，反相器D1可以在时间t1提供上升沿，其中时间t1是相对于时间t0延迟了δTF。在时间t1之前，电压V1等于逻辑0(如，等于VSS)，晶体管M1的源-栅极电压的绝对值可以大于阈值电压。因此，在时间t1之前，晶体管M1可以处于导通状态(如，在饱和区或线性区)。当晶体管M1的栅极从反相器D1接收到上升沿时，晶体管M1可以置于关闭状态(如，低于阈值)。电压V2和V3可以跟踪输入信号VIN。在时间t0之前，晶体管M2可以处于关闭状态(OFF state)，而晶体管M3可以处于导通状态(ONstate)。当接收到下降沿时，晶体管M2可以置于导通状态并且晶体管M3可以置于关闭状态。响应于接收到下降沿，反相器D2可以在时间t1提供上升沿。因此，晶体管M4在时间t1之前可以处于关闭状态并且在时间t1之后可以处于导通状态。
如图3B所示，晶体管M1和M2可以在时间t0和时间t1之间均处于导通状态，从而允许电流iP流经传输线。因此，输出电压VOUT可以增加至VDD。
图3C是根据一些实施方式例示驱动器308响应于上升沿的信号。在时间t2，输入信号VIN具有上升沿。响应于接收到上升沿，反相器D1可以在时间t3提供下降沿，其中时间t3是相对于时间t1延迟了δTR。在时间t3之前，晶体管M1可以处于关闭状态。当晶体管M1的栅极从反相器D1接收到下降沿时，晶体管M1可以置于导通状态。电压V2和V3可以跟踪输入信号VIN。在时间t2之前，晶体管M2可以处于导通状态，而晶体管M3可以处于关闭状态。当接收到上升沿时，晶体管M2可以置于关闭状态并且晶体管M3可以置于导通状态。响应于接收到上升沿，反相器D2可以在时间t3提供下降沿。因此，晶体管M4在时间t3之前可以处于导通状态并且在时间t3之后可以处于关闭状态。
如图3C所示，晶体管M3、M4在时间t2和t3之间可以均处于导通状态，从而允许电流iN流经传输线。因此，输出电压VOUT可以降低至VSS。
在一些实施方式中，驱动器可以被配置为差分操作。在这种实施方式中，发射器102可以提供一对差分输入信号，传输线可以由一对差分输出信号驱动。图3D是配置为差分操作的驱动器的示意图。如图所示，可以使用选通电路306和驱动器308。此外，可以使用第二选通电路356和第二驱动器358。选通电路356和驱动器358可以分别以与选通电路306和驱动器308相同的方式操作。第二选通电路356可以包括反向器D3和D4，第二驱动器358可以包括多个晶体管，例如M5、M6、M7、M8。驱动器DA可以提供输入信号VIN +至选通电路306，驱动器DB提供输入信号VIN-至选通电路356。输入信号VIN +和VIN -可以形成一对差分信号。当在输入信号VIN +下降沿时，输出信号VOUT +可以增加至VDD，输出信号VOUT -可以降低至VSS。相反，当在输入信号VIN -下降沿时，输出信号VOUT +可以降低至VSS，输出信号VOUT -可以增加至VDD。
使用线路驱动器100具有诸多有点。例如，相比传统的驱动器，本发明所公开的线路驱动器可以提供较低的码间串扰。当转变(比如下降沿和/或上升沿)不是很陡峭时可能会产生码间串扰。评估转变的陡峭程度的一个方法是分析眼图。眼图是一种示波器显示，在这种示波器显示中，来自接收器的数字信号被重复采样并且用于垂直输入，数据速率用于触发水平扫描。眼图通常用在电信中以分析数字信号的特性。图4是例示传统驱动器(如，单独使用的驱动器104)的眼图410和线路驱动器100的眼图430的示意图。如图所示，与眼图430相关的转变比与眼图410相关的转变更陡峭。因此，眼图430在水平方向和垂直方向上比眼图410张开的更大。在水平方向上打开眼图会产生较低的码间串扰。
图5是根据一些实施方式例示用于驱动传输线的方法的流程图。方法500以步骤504开始，在步骤504中，响应于接收到输入信号，以第一输出信号驱动传输线。输入信号可以由发射器102提供，可以利用驱动器104通过第一输出信号来驱动传输线。
在步骤506，响应于接收到输入信号，选通电路106可以激活驱动器108。在一些实施方式中，可以利用选通电路106，通过当输入信号出现第一转变时生成第二转变从而第二转变相对于第一转变经过了延迟并且通过提供第一转变和第二转变至驱动器108，来执行驱动器108的激活。在这些实施方式中，驱动器108在第一转变和第二转变之间被激活。
在步骤508，在驱动器108被激活的时间段期间，利用驱动器108通过第二输出信号来驱动传输线。例如，驱动器108可以在第一转变和第二转变之间被激活。通过以第一输出信号和第二输出信号驱动传输线，可以限制码间转变时的串扰。
本发明所述装置和技术的各个方面可以单独使用、组合使用或者以上述实施方式中未特别讨论的各种方式使用，因此在本发明中并不仅限于前面所描述的或者附图所例示的组件的细节和结构。例如，在一个实施方式描述的方面可以与其他实施方式中描述的方面以任何方式组合。
权利要求中使用的序词比如“第一”、“第二”、“第三”等本身并不意味着任何优先级、优先或一个元件相对于另一个元件的顺序或者执行方法中步骤的时间顺序，而是仅仅作为标记用来区分具有某名称的一个元件与具有相同名称(使用序词)的另一元件从而区分这些元件。
并且，这里使用的措辞和术语只是用于描述并不应当视为限制。“包括”、“包含”、“具有”、“含有”、“涉及”等旨在包括所列举的项目及其等同物以及附加项目。
本发明中所使用的“连接”或“耦接”意指电路元件或信号彼此直接连接或者通过中间元件连接。
本领域技术人员将容易注意到，在保持本发明的教导的同时，可以对装置和方法做出大量修改和变化。因此，上述公开内容应当被理解为本发明的举例，本发明的保护范围应以权利要求为准。

Claims (20)

1.一种线路驱动器，包括：
第一驱动器，连接到传输线并且被配置为响应于接收到输入信号以第一输出信号驱动所述传输线；
第二驱动器，连接到所述传输线并且被配置为以第二输出信号驱动所述传输线；以及
选通电路，被配置为响应于接收到所述输入信号在一时间段内激活所述第二驱动器，其中所述第二驱动器被配置为在所述时间段内驱动所述传输线。
2.根据权利要求1所述的线路驱动器，其特征在于，当所述输入信号出现第一转变时，所述选通电路被配置为生成第二转变，所述第二转变相对于所述第一转变具有延迟，其中所述时间段是从所述第一转变至所述第二转变之间的时间。
3.根据权利要求2所述的线路驱动器，其特征在于，所述第一转变包括上升沿，所述第二转变包括下降沿。
4.根据权利要求1所述的线路驱动器，其特征在于，所述选通电路包括至少一个延迟元件。
5.根据权利要求1所述的线路驱动器，其特征在于，所述时间段在10飞秒和100皮秒之间。
6.根据权利要求1所述的线路驱动器，其特征在于，所述第一输出信号在第一最大频率处改变，所述第二输出信号在第二最大频率处改变，其中所述第二最大频率大于所述第一最大频率。
7.根据权利要求1所述的线路驱动器，其特征在于，所述第二驱动器包括至少四个晶体管，所述至少四个晶体管包括第一导电类型的多个第一晶体管和第二导电类型的多个第二晶体管，其中所述至少四个晶体管串联连接。
8.根据权利要求7所述的线路驱动器，其特征在于，所述第一导电类型的多个第一晶体管中的至少一个第一晶体管连接到第一延迟元件，所述第二导电类型的多个第二晶体管中的至少一个第二晶体管连接到第二延迟元件。
9.根据权利要求7所述的线路驱动器，其特征在于，所述第一导电类型的多个第一晶体管是PMOS晶体管，所述第二导电类型的多个第二晶体管是NMOS晶体管。
10.根据权利要求1所述的线路驱动器，其特征在于，所述第二驱动器是差分形式驱动器。
11.根据权利要求1所述的线路驱动器，其特征在于，所述传输线包括电缆或者印刷电路板上的金属连接。
12.根据权利要求1所述的线路驱动器，其特征在于，所述第一驱动器包括电压模式驱动器和/或电流模式驱动器。
13.一种驱动传输线的方法，包括：
响应于接收到输入信号利用第一驱动器以第一输出信号驱动所述传输线；
响应于接收到所述输入信号在一时间段内利用选通电路激活第二驱动器；以及
在所述时间段内利用所述第二驱动器以第二输出信号驱动所述传输线。
14.根据权利要求13所述的驱动传输线的方法，其特征在于，所述时间段小于所述输入信号的周期。
15.根据权利要求13所述的驱动传输线的方法，其特征在于，当所述输入信号出现第一转变时，利用所述选通电路生成第二转变，其中所述第二转变相对于所述第一转变具有延迟，其中所述时间段是从所述第一转变至所述第二转变之间的时间。
16.根据权利要求15所述的驱动传输线的方法，其特征在于，所述第一转变包括上升沿，所述第二转变包括下降沿。
17.根据权利要求13所述的驱动传输线的方法，其特征在于，所述时间段在10飞秒和100皮秒之间。
18.根据权利要求13所述的驱动传输线的方法，其特征在于，驱动所述第二驱动器包括驱动一个或多个晶体管。
19.根据权利要求13所述的驱动传输线的方法，其特征在于，所述第一输出信号在第一最大频率处改变，所述第二输出信号在第二最大频率处改变，其中所述第二最大频率大于所述第一最大频率。
20.根据权利要求13所述的驱动传输线的方法，其特征在于，所述第二输出信号是差分信号。
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