CN107220027A - 用于执行掩码位压缩的系统、装置以及方法 - Google Patents

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Abstract

本申请公开了用于执行掩码位压缩的系统、装置以及方法。描述了用于响应于包括源写掩码寄存器操作数、目的地写掩码寄存器操作数以及操作码的单个掩码位压缩指令在计算机处理器中执行掩码位压缩的系统、装置以及方法的各实施例。

Description

用于执行掩码位压缩的系统、装置以及方法
本发明专利申请是国际申请号为PCT/US2011/067081，国际申请日为2011年 12月23日，进入中国国家阶段的申请号为201180075780.0，名称为“用于执行掩 码位压缩的系统、装置以及方法”的发明专利申请的分案申请。
发明领域
本发明的领域一般涉及计算机处理器体系结构，更具体而言，涉及当执行时 导致特定结果的指令。
背景
指令集，或指令集体系结构(ISA)是涉及编程的计算机体系结构的一部分， 并可以包括本机数据类型、指令、寄存器体系结构、寻址模式、存储器体系结构、 中断和异常处理以及外部输入和输出(I/O)。在本文中术语指令一般指宏指令—— 即被提供给处理器(或指令转换器，该指令转换器(例如使用静态二进制翻译、包 括动态编译的动态二进制翻译)翻译、变形、仿真、或以其他方式将指令转换成要 由处理器处理的一个或多个指令))以用于执行的指令——而不是微指令或微操作 (micro-op)——它们是处理器的解码器解码宏指令的结果。
ISA与微体系结构不同，微体系结构是实现指令集的处理器的内部设计。带有 不同的微体系结构的处理器可以共享共同的指令集。例如，奔腾四 (Pentium 4)处理器、酷睿(CoreTM)处理器、以及来自加利福尼亚州桑 尼威尔(Sunnyvale)的超微半导体有限公司(Advanced Micro Devices,Inc.)的诸 多处理器实现几乎相同版本的x86指令集(在较新的版本中加入了一些扩展)，但 具有不同的内部设计。例如，ISA的相同寄存器体系结构在不同的微体系结构中可 使用已知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制 (诸如，使用寄存器别名表RAT、重排序缓冲器ROB、以及隐退寄存器文件；使 用多映射和寄存器池)的一个或多个动态分配物理寄存器等。除非另作说明，短语 寄存器体系结构、寄存器文件，以及寄存器在本文中被用来指代对软件/程序员可见的东西以及指令指定寄存器的方式。在需要特殊性的情况下，形容词逻辑、体系 结构、或软件可见的将用于表示寄存器体系结构中的寄存器/文件，而不同的形容 词将用于指定给定微型体系结构中的寄存器(例如，物理寄存器、重新排序缓冲器、 隐退寄存器、寄存器池)。
指令集包括一个或多个指令格式。给定指令格式定义各个字段(位的数量、 位的位置)以指定要执行的操作(操作码)以及对其要执行该操作的操作数等。通 过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，给定指令格式 的指令模板可被定义为具有指令格式的字段(所包括的字段通常按照相同的次序， 但是至少一些字段具有不同的位位置，因为包括更少的字段)的不同子集，和/或 被定义为令给定字段被不同地解释。由此，ISA的每一指令使用给定指令格式(并 且如果定义，则在该指令格式的指令模板的给定一个中)来表达，并且包括用于指 定操作和操作数的字段。例如，示例性ADD指令具有专用操作码以及包括指定该 操作码的操作码字段和选择操作数的操作数字段(源1/目的地以及源2)的指令格 式，并且该ADD指令在指令流中的出现将具有选择专用操作数的操作数字段中的 专用内容。
科学、金融、自动向量化的通用，RMS(识别、挖掘以及合成)，以及可视 和多媒体应用程序(例如，2D/3D图形、图像处理、视频压缩/解压缩、语音识别 算法和音频操纵)常常需要对大量的数据项执行相同操作(被称为“数据并行性”)。 单指令多数据(SIMD)是指使处理器对多个数据项执行操作的指令类型。SIMD 技术特别适于能够在逻辑上将寄存器中的位分割为若干个固定尺寸的数据元素的 处理器，每一个元素都表示单独的值。例如，256位寄存器中的位可以被指定为要 在四个单独的64位打包的数据元素(四字(Q)尺寸的数据元素)、八个单独的 32位打包的数据元素(双字(D)尺寸的数据元素)、十六单独的16位打包的数 据元素(一字(W)尺寸的数据元素)、或三十二个单独的8位数据元素(字节(B) 尺寸的数据元素)上操作的源操作数。这种类型的数据被称为打包的数据类型或向 量数据类型，这种数据类型的操作数被称为打包的数据操作数或向量操作数。换句 话说，打包数据项或向量指的是打包数据元素的序列，并且打包数据操作数或向量 操作数是SIMD指令(也称为打包数据指令或向量指令)的源操作数或目的地操作 数。
作为示例，一种类型的SIMD指令指定要以垂直方式对两个源向量操作数执 行的单个向量运算，以利用相同数量的数据元素，以相同数据元素顺序，生成相同 尺寸的目的地向量操作数(也称为结果向量操作数)。源向量操作数中的数据元素 被称为源数据元素，而目的地向量操作数中的数据元素被称为目的地或结果数据元 素。这些源向量操作数是相同尺寸，并包含相同宽度的数据元素，如此，它们包含 相同数量的数据元素。两个源向量操作数中的相同位位置中的源数据元素形成数据 元素对(也称为相对应的数据元素；即，每个源操作数的数据元素位置0中的数据 元素相对应，每个源操作数的数据元素位置1中的数据元素相对应，以此类推)。 由该SIMD指令所指定的操作分别地对这些源数据元素对中的每一对执行，以生成 匹配的数量的结果数据元素，如此，每一对源数据元素都具有对应的结果数据元素。 由于操作是垂直的并且由于结果向量操作数尺寸相同，具有相同数量的数据元素， 并且结果数据元素与源向量操作数以相同数据元素顺序被存储，因此，结果数据元 素处于结果向量操作数中与它们的对应的源数据元素对在源向量操作数中相同的位位置。除此示例性类型的SIMD指令之外，还有各种其他类型的SIMD指令(例 如，只有一个或具有两个以上的源向量操作数的、以水平方式操作的、生成不同尺 寸的结果向量操作数的、具有不同尺寸的数据元素的、和/或具有不同的数据元素 顺序的)。应该理解，术语目的地向量操作数(或目的地操作数)被定义为执行由 指令所指定的操作的直接结果，包括将该目的地操作数存储在某一位置(寄存器或 在由该指令所指定的存储器地址)，以便它可以作为源操作数由另一指令访问(由 另一指令指定该同一个位置)。
诸如由具有包括x86、MMXTM、流式SIMD扩展(SSE)、SSE2、SSE3、SSE4.1 以及SSE4.2指令的指令集的CoreTM处理器使用的技术之类的SIMD技术， 在应用程序性能方面实现了大大的改善。已经发布和/或公布了被称为高级向量扩 展(AVX)(AVX1和AVX2)且使用向量扩展(VEX)编码方案的附加SIMD 扩展集(例如，参见2011年10月的64和IA-32体系结构软件开发手册， 并且参见2011年6月的高级向量扩展编程参考)。
附图简述
本发明是作为示例说明的，而不仅限制于各个附图的图形，在附图中，类似 的参考编号表示类似的元件，其中：
图1(A)例示了用于KCOMPRESS的示例性指令的操作的示例性例示。
图1(B)例示了用于KCOMPRESS的示例性指令的操作的另一示例性例示。
图2以VEX格式示出了这一指令的格式的更详细实施例。
图3示出处理器中KCOMPRESS指令的使用的实施例。
图4示出使用加法来处理KCOMPRESS指令的方法的实施例。
图5示出了这一指令的示例性伪码版本。
图6示出根据本发明的一个实施例的一个有效位向量写掩码元素的数量和向 量尺寸和数据元素尺寸之间的相关性。
图7A例示了示例性AVX指令格式。
图7B示出来自图7A的哪些字段构成完整操作码字段和基础操作字段。
图7C示出来自图7A的哪些字段构成寄存器索引字段。
图8是根据本发明的一个实施例的寄存器体系结构的框图。
图9A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器 重命名的无序发出/执行流水线的框图。
图9B是示出根据本发明的各实施例的要包括在处理器中的有序体系结构核 的示例性实施例和示例性的寄存器重命名的无序发出/执行体系结构核的框图。
图10A-B示出了更具体的示例性有序核体系结构的框图，该核将是芯片中的 若干逻辑块之一(包括相同类型和/或不同类型的其他核)。
图11是根据本发明实施例可具有一个以上的核、可具有集成存储器控制器以 及可具有集成图形器件的处理器的框图。
图12是根据本发明的实施例的系统的框图。
图13是根据本发明的实施例的第一更具体的示例性系统的框图。
图14是根据本发明的实施例的第二更具体的示例性系统的框图。
图15是根据本发明的实施例的SoC的框图。
图16是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二 进制指令转换成目标指令集中的二进制指令的框图。
详细描述
在下面的描述中，阐述了很多具体细节。然而，应当理解，本发明的各实施 例可以在不具有这些具体细节的情况下得到实施。在其他实例中，公知的电路、结 构和技术未被详细示出以免混淆对本描述的理解。
在说明书中对“一个实施例”、“一实施例”、“示例实施例”等的引用指 示所描述的实施例可以包括特定特征、结构或特性，但并不一定每个实施例都需要 包括该特定特征、结构或特性。此外，这样的短语不一定是指同一个实施例。此外， 当结合一个影响例描述特定特征、结构或特性时，认为在本领域技术人员学识范围 内，可以与其他影响例一起影响这样的特征、结构或特性，无论是否对此明确描述。
概览
在下面的描述中，在描述指令集体系结构中的此特定指令的操作之前，有某 些项可能需要说明。一个这样的项被称为“写掩码寄存器”，它通常用于断言操作 数以有条件地控制每个元素的计算操作(下文中，还使用术语掩码寄存器，且它指 写掩码寄存器，诸如以下讨论的“k”寄存器)。如下面使用的，写掩码寄存器存 储多个位(16，32，64等等)，其中写掩码寄存器的每一有效位都在SIMD处理 过程中控制向量寄存器的打包的数据元素的操作/更新。通常，有一个以上写掩码 寄存器可供处理器核使用。
指令集体系结构包括指定向量操作并且具有从这些向量寄存器中选择源寄存 器和/或目的地寄存器的字段的至少某些SIMD指令(示例性SIMD指令可以指定 要对向量寄存器中的一个或多个的内容执行的向量操作，该向量操作的结果被存储 在向量寄存器之一中)。本发明的不同的实施例可以具有不同尺寸的向量寄存器并 支持多一些/少一些/不同尺寸的数据元素。
由SIMD指令指定的多位数据元素的尺寸(例如，字节、字、双字、四字)确 定向量寄存器内“数据元素位置”的位定位，并且向量操作数的尺寸确定数据元素 的数量。打包的数据元素是指存储在特定位置的数据。换言之，取决于目的地操作 数中数据元素的尺寸以及目的地操作数的尺寸(目的地操作数中位的总数)(或换 言之，取决于目的地操作数的尺寸和目的地操作数中数据元素的数量)，所得到的 向量操作数内多位数据元素位置的位定位(bit location)改变(例如，如果所得 到的向量操作数的目的地是向量寄存器，则多位数据元素位置在目的地向量寄存器 内的位定位改变)。例如，多位数据元素的位定位在对32位数据元素(数据元素 位置0占用位定位31:0，数据元素位置1占用位定位63:32，依次类推)进行操作 的向量操作和对64位数据元素(数据元素位置0占用位定位63:0，数据元素位置 1占用位定位127:64，依次类推)进行操作的向量操作之间是不同的。
另外，如图6所示，根据本发明的一个实施例，在一个有效位向量写掩码元 素的数量和向量尺寸和数据元素尺寸之间存在相关性。示出了128位、256位以及 512位的向量尺寸，虽然其他宽度也是可能的。考虑了8位字节(B)、16位字(W)、 32位双字(D)或单精度浮点，以及64位四倍字(Q)或双精度浮点的数据元素 尺寸，虽然其他宽度也是可能的。如所示，在向量尺寸是128位的情况下，当向量 的数据元素尺寸是8位时可将16位用于掩蔽，当向量的数据元素尺寸是16位时可 将8位用于掩蔽，当向量的数据元素尺寸是32位时可将4位用于掩蔽，当向量的 数据元素尺寸是64位时可将2位用于掩蔽。在向量尺寸是256位的情况下，当打 包数据元素宽度是8位时可将32位用于掩蔽，当向量的数据元素尺寸是16位时可 将16位用于掩蔽，当向量的数据元素尺寸是32位时可将8位用于掩蔽，当向量的 数据元素尺寸是64位时可将4位用于掩蔽。在向量尺寸是512位情况下，当向量 的数据元素尺寸是8位时可将64位用于掩蔽，当向量的数据元素尺寸是16位时可 将32位用于掩蔽，当向量的数据元素尺寸是32位时可将16位用于掩蔽，当向量 的数据元素尺寸是64位时可将8位用于掩蔽。
取决于向量尺寸和数据元素尺寸的组合，无论所有64位，或只有64位的子 集，均可以被用作写入掩码。一般而言，当使用单个每元素掩蔽控制位时，向量写 掩码寄存器中用于掩蔽(有效位)的位数等于按位计的向量尺寸除以按位计的向量 数据元素尺寸。
如上文所指出的，写掩码寄存器包含对应于向量寄存器(或存储器位置)中 的元素的掩码位并跟踪应该对其执行操作的元素。因此，希望具有共同的操作，这 些操作就向量寄存器而论在这些掩码位上复制类似的行为，一般而言，允许调整写 掩码寄存器内的这些掩码位。
以下是通常称为写掩码位压缩(“KCOMPRESS”)指令的指令的实施例以 及系统、体系结构、指令格式等的实施例，这些系统、体系结构和指令格式可被用 于执行将在若干不同区域中有益的指令。KCOMPRESS指令的执行使得源写掩码寄存 器的写掩码位中的至少一些被设置为“1”，以被写到目的地写掩码寄存器的最低 有效位。
图1(A)例示了用于KCOMPRESS的示例性指令的操作的示例性例示。在所示 示例中，这两个写掩码寄存器尺寸都是16位，具有16个写掩码位(每一个位位置 表示一写掩码)。当然，可以使用不同的写掩码寄存器尺寸，如32或64位。
在该示例中，源写掩码寄存器的所有16个位被评估以压缩到目的地写掩码寄 存器中。
如图所示，在源写掩码寄存器中，位位置1、3、4、6、11和12具有“1”值。 这六个写掩码被压缩到目的地写掩码寄存器的六个最低有效位位置。
图1(B)例示了用于KCOMPRESS的示例性指令的操作的另一示例性例示。在 所示示例中，这两个写掩码寄存器尺寸都是16位，具有16个写掩码位(每一个位 位置表示一写掩码)。与图1(A)一样，可以使用不同的写掩码寄存器尺寸，如32 和64位。然而，在该示例中，只评估源写掩码寄存器的8个最低有效位(有效位) 来压缩到目的地写掩码寄存器。如图所示，虽然在源写掩码寄存器中，位位置1、3、4、6、7、11、12、14和15具有“1”值，但只有写掩码1、3、4、6和7被压 缩到目的地写掩码寄存器的5个最低有效位位置。
如在以下示例性格式中详细描述的，要评估来压缩的位的数量可由与该指令 相关联的操作码来确定。
示例性格式
这一指令的示例性格式是“KCOMPRESSD K1,K2”，其中K1和K2是写掩码 寄存器且KCOMPRESSD是该指令的操作码。K2是目的地写掩码寄存器且K1是源 掩码寄存器。这一指令的执行使得K2的被设为“1”的所有写掩码位被写到K1的 最低有效位。
这一指令的示例性格式是“KCOMPRESSQ K1,K2”，其中K1和K2是写掩码 寄存器且KCOMPRESSQ是该指令的操作码。K2是目的地写掩码寄存器且K1是源 掩码寄存器。这一指令的执行只使得来自K2的8个最低有效写掩码位中设为“1” 的写掩码位被写到K1的最低有效位。
图2示出了这一指令的格式的更详细实施例。
示例性执行方法
图3示出处理器中KCOMPRESS指令的使用的实施例。在301，取得具有目 的地掩码寄存器操作数和源掩码寄存器操作数的KCOMPRESS指令。
在303，由解码逻辑解码KCOMPRESS指令。取决于指令的格式，在该级可解释 各种数据，诸如如果有数据变换，则要写入和检索哪些寄存器、访问什么存储器地 址等。在一些实施例中，这一解码取得要评估的掩码位的数量。
在305，检索/读取源操作数值。例如，读取源寄存器。
在307，KCOMPRESS指令(或包括诸如微操作等这样的指令的操作)由诸 如一个或多个功能单元等执行资源执行，以确定源写掩码寄存器中设为“1”的写 掩码位中的哪一些要被写入目的地写掩码寄存器的最低有效位。
在309，所标识的写掩码位被储存在目的地写掩码寄存器的最低有效位中。尽 管分别地示出了307和309，但是在一些实施例中，它们是作为指令的执行的一部 分一起执行的。
图4示出使用加法来处理KCOMPRESS指令的方法的实施例。在此实施例中， 假设早先已经执行操作301-305中的某些，如果不是全部，然而，没有示出它们， 以便不使下面呈现的细节模糊。例如，没有示出取回和解码，也没有示出操作数检 索。在一些实施例中，在401，在基于源写掩码寄存器的任何压缩之前，目的地写 掩码寄存器中的所有位被设为“0”。
在403，确定源写掩码寄存器的第一(最低有效)位位置是否被设为“1”。 如果被设为“1”，则这指示写掩码已被置位并且应当被压缩到目的地写掩码寄存 器。
如果该判断是否定的，则在405，确定源写掩码寄存器的相邻(次最低有效) 位位置是否被设为“1”。再一次，如果被设为“1”，则这指示写掩码已被置位并 且应当被压缩到目的地写掩码寄存器。
在以上判断中的任一个是肯定的时候，则在407，该“1”被写入目的地写掩 码寄存器的其中尚未存储“1”的最低有效位位置中。
在将“1”写入目的地写掩码寄存器或步骤405的判断之后，在409，检查源 写掩码寄存器的最后位位置是否已被评估。如上文详细描述的，要评估的位位置的 数量可以取决于该指令的操作码而变化。在一些实施例中，不进行这一检查，直至 源写掩码寄存器的8个位已被评估为止。
如果要评估的所有位位置已被评估，则该指令的操作完成。如果没有，则该 方法在403继续，并且源写掩码寄存器的次最低有效位被评估。
当然，其他变型是可能的。例如，该指令的执行可以使得对于源写掩码寄存 器中找到的每一个“1”，计数器值被维持。换言之，确定每一个位位置的值是什 么并且对于找到的每一个“1”保持连续的记数。使用该计数器，目的地写掩码的 计数器值数量的最低有效位将随后被设为“1”。
图5示出了这一指令的示例性伪码版本。
示例性指令格式
本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示 例性系统、体系结构、以及流水线。指令的实施例可在这些系统、体系结构、以及 流水线上执行，但是不限于详述的系统、体系结构、以及流水线。
VEX指令格式
VEX编码允许指令具有两个以上操作数，并且允许SIMD向量寄存器比128 位长。VEX前缀的使用提供了三个操作数(或者更多)的句法。例如，先前的两 个操作数指令执行改写源操作数的操作(诸如A＝A+B)。VEX前缀的使用使操 作数执行非破坏性操作，诸如A＝B+C。
图7A示出示例性AVX指令格式，包括VEX前缀702、实操作码字段730、 MoD R/M字节740、SIB字节750、位移字段762、以及IMM8 772。图7B示出来 自图7A的哪些字段构成完整操作码字段774和基础操作字段742。图7C示出来 自图7A的哪些字段构成寄存器索引字段744。
VEX前缀(字节0-2)702以三字节形式进行编码。第一字节是格式字段740 (VEX字节0，位[7:0])，该格式字段740包含明确的C4字节值(用于区分C4 指令格式的唯一值)。第二-第三字节(VEX字节1-2)包括提供专用能力的大量 位字段。具体地，REX字段705(VEX字节1，位[7-5])由VEX.R位字段(VEX 字节1，位[7]–R)、VEX.X位字段(VEX字节1，位[6]–X)以及VEX.B位字段 (VEX字节1，位[5]–B)组成。这些指令的其他字段对如在本领域中已知的寄存 器索引的较低三个位(rrr、xxx以及bbb)进行编码，由此Rrrr、Xxxx以及Bbbb 可通过添加VEX.R、VEX.X以及VEX.B来形成。操作码映射字段715(VEX字节 1，位[4:0]–mmmmm)包括对隐含的领先操作码字节进行编码的内容。W字段764 (VEX字节2，位[7]–W)由记号VEX.W表示，并且取决于该指令提供了不同的 功能。VEX.vvvv 720(VEX字节2，位[6:3]-vvvv)的作用可包括如下：1)VEX.vvvv 对第一源寄存器操作数进行编码，该操作数指定为翻转(1的补码)的形式，且对 具有两个或两个以上源操作数的指令有效；2)VEX.vvvv目的地寄存器操作数进行 编码，该操作数指定为针对特定向量移位的1的补码的形式；或者3)VEX.vvvv不对任何操作数进行编码，保留该字段，并且应当包含1111b。如果VEX.L 768尺寸 字段(VEX字节2，位[2]-L)＝0，则它指示128位向量；如果VEX.L＝1，则它 指示256位向量。前缀编码字段725(VEX字节2，位[1:0]-pp)提供了用于基础 操作字段的附加位。
实操作码字段730(字节3)还被称为操作码字节。操作码的一部分在该字段 中指定。
MOD R/M字段740(字节4)包括MOD字段742(位[7-6])、Reg字段744 (位[5-3])、以及R/M字段746(位[2-0])。Reg字段744的作用可包括如下：对 目的地寄存器操作数或源寄存器操作数(Rfff中的rrr)进行编码；或者被视为操 作码扩展且不用于对任何指令操作数进行编码。R/M字段746的作用可包括如下： 对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器 操作数中任一个进行编码。
缩放索引基址(SIB)－缩放字段750(字节5)的内容包括用于存储器地址 生成的SS752(位[7-6])。先前已经针对寄存器索引Xxxx和Bbbb提到了SIB.xxx 754(位[5-3])和SIB.bbb 756(位[2-0])的内容。
位移字段762和立即数字段(IMM8)772包含地址数据。
示例性寄存器体系结构
图8是根据本发明的一个实施例的寄存器体系结构800的框图。在所示出的 实施例中，有32个512位宽的向量寄存器810；这些寄存器被称为zmm0到zmm31。 较低的16zmm寄存器的较低次序的256个位覆盖在寄存器ymm0-16上。较低的 16zmm寄存器的较低次序的128个位(ymm寄存器的较低次序的128个位)覆盖 在寄存器xmm0-15上。
写掩码寄存器815－在所示的实施例中，存在8个写掩码寄存器(k0至k7)， 每一写掩码寄存器的尺寸是64位。在替换实施例中，写掩码寄存器815的尺寸是 16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写 掩码；当正常可指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从 而有效地停用该指令的写掩码。
通用寄存器825——在所示出的实施例中，有十六个64位通用寄存器，这些 寄存器与现有的x86寻址模式来寻址存储器操作数一起使用。这些寄存器通过名称 RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。
标量浮点堆栈寄存器文件(x87堆栈)845，在其上面混叠MMX打包整型平 坦寄存器文件850——在所示出的实施例中，x87堆栈是用于使用x87指令集扩展 来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而MMX寄存器被用 来对64位打包整型数据执行操作，以及为在MMX和XMM寄存器之间执行的某 些操作保存操作数。
本发明的替换实施例可以使用较宽的或较窄的寄存器。另外，本发明的替换 实施例可以使用多一些，少一些或不同的寄存器文件和寄存器。
示例性核体系结构、处理器和计算机体系结构
处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如，这 样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计 算的高性能通用无序核；3)主要旨在用于图形和/或科学(吞吐量)计算的专用核。 不同处理器的实现可包括：包括旨在用于通用计算的一个或多个通用有序核和/或 旨在用于通用计算的一个或多个通用无序核的CPU；以及2)包括主要旨在用于图 形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致 不同的计算机系统体系结构，其可包括：1)在与CPU分开的芯片上的协处理器； 2)在与CPU同一封装中但在分开的管芯上的协处理器；3)与CPU在同一管芯上 的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞 吐量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上 的片上系统。接着描述示例性核体系结构，随后描述示例性处理器和计算机体系结 构。
示例性核体系结构
有序和无序核框图
图9A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器 重命名的无序发出/执行流水线的框图。图9B是示出根据本发明的各实施例的要包 括在处理器中的有序体系结构核的示例性实施例和示例性的寄存器重命名的无序 发出/执行体系结构核的框图。图9A-B中的实线框示出了有序流水线和有序核，而 虚线框中的可选附加项示出了寄存器重命名的、无序发出/执行流水线和核。给定 有序方面是无序方面的子集的情况下，无序方面将被描述。
在图9A中，处理器流水线900包括取回级902、长度解码级904、解码级906、 分配级908、重命名级910、调度(也称为分派或发出)级912、寄存器读取/存储 器读取级914、执行级916、写回/存储器写入级918、异常处理级922和提交级924。
图9B示出了包括耦合到执行引擎单元950的前端单元930的处理器核990， 且执行引擎单元和前端单元两者都耦合到存储器单元970。核990可以是精简指令 集计算(RISC)核、复杂指令集计算(CISC)核、非常长的指令字(VLIW)核 或混合或替换核类型。作为又一选项，核990可以是专用核，诸如例如网络或通信 核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、或图形核等 等。
前端单元930包括耦合到指令高速缓存单元934的分支预测单元932，该指令 高速缓存单元934被耦合到指令转换后备缓冲器(TLB)936，该指令转换后备缓 冲器936被耦合到指令取回单元938，指令取回单元938被耦合到解码单元940。 解码单元940(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方 式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码入口点、微指 令、其他指令、或其他控制信号作为输出。解码单元940可使用各种不同的机制来 实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(OLA)、 微代码只读存储器(ROM)等。在一个实施例中，核990包括存储(例如，在解 码单元940中或否则在前端单元930内的)某些宏指令的微代码的微代码ROM或 其他介质。解码单元940耦合至执行引擎单元950中的重命名/分配器单元952。
执行引擎单元950包括重命名/分配器单元952，该重命名/分配器单元952耦 合至隐退单元954和一个或多个调度器单元956的集合。调度器单元956表示任何 数目的不同调度器，包括预留站、中央指令窗等。调度器单元956被耦合到物理寄 存器文件单元958。每个物理寄存器文件单元958表示一个或多个物理寄存器文件， 其中不同的物理寄存器文件存储一种或多种不同的数据类型，诸如标量整型、标量 浮点、打包整型、打包浮点、向量整型、向量浮点、状态(例如，作为要执行的下 一指令的地址的指令指针)等。在一个实施例中，物理寄存器文件单元958包括向 量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供体 系结构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器文件单元958 与隐退单元954重叠以示出可以用来实现寄存器重命名和无序执行的各种方式(例 如，使用重新排序缓冲器和隐退寄存器文件；使用将来的文件、历史缓冲器和隐退寄存器文件；使用寄存器映射和寄存器池等等)。隐退单元954和(物理寄存器文 件单元958被耦合到执行群集960。执行群集960包括一个或多个执行单元962的 集合和一个或多个存储器访问单元964的集合。执行单元962可以执行各种操作(例 如，移位、加法、减法、乘法)，以及对各种类型的数据(例如，标量浮点、打包 整型、打包浮点、向量整型、向量浮点)执行。尽管某些实施例可以包括专用于特 定功能或功能集合的多个执行单元，但其他实施例可仅包括均执行全部功能的一个 执行单元或多个执行单元。调度器单元956、物理寄存器文件单元958和执行群集 960被示为可能有多个，因为某些实施例为某些类型的数据/操作(例如，标量整型 流水线、标量浮点/打包整型/打包浮点/向量整型/向量浮点流水线，和/或各自具有 其自己的调度器单元、物理寄存器文件单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集 具有存储器访问单元964的某些实施例)创建分开的流水线。还应当理解，在分开 的流水线被使用的情况下，这些流水线中的一个或多个可以为无序发出/执行，并 且其余流水线可以为有序发出/执行。
存储器访问单元964的集合被耦合到存储器单元970，该存储器单元970包括 耦合到数据高速缓存单元974的数据TLB单元972，其中数据高速缓存单元974 耦合到二级(L2)高速缓存单元976。在一个示例性实施例中，存储器访问单元 964可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储 器单元970中的数据TLB单元972。指令高速缓存单元934还耦合到存储器单元970 中的二级(L2)高速缓存单元976。L2高速缓存单元976被耦合到一个或多个其 他级的高速缓存，并最终耦合到主存储器。
作为示例，示例性寄存器重命名的、无序发出/执行核体系结构可以如下实现 流水线900：1)指令取回938执行提取和长度解码级902和904；2)解码单元940 执行解码级906；3)重命名/分配器单元952执行分配级908和重命名级910；4)调 度器单元956执行调度级912；5)物理寄存器文件单元958和存储器单元970执 行寄存器读取/存储器读取级914；执行群集960执行执行级916；6)存储器单元970 和物理寄存器文件单元958执行写回/存储器写入级918；7)各单元可牵涉到异常处 理级922；以及8)隐退单元954和物理寄存器文件单元958执行提交级924。
核990可支持一个或多个指令集(例如，x86指令集(具有随较新版本添加的 某些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福 尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))， 其中包括本文中描述的各指令。在一个实施例中，核990包括支持打包数据指令集 扩展(例如，AVX1、AVX2)的逻辑，由此允许被许多多媒体应用使用的操作将 使用打包数据来执行。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)， 并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同时多线 程化(其中单个物理核为物理核正同时多线程化的各线程中的每一个线程提供逻辑 核)、或其组合(例如，时分取回和解码以及此后诸如用超线程化技术来同 时多线程化)。
尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序 体系结构中使用寄存器重命名。尽管所解说的处理器的实施例还包括分开的指令和 数据高速缓存单元934/974以及共享L2高速缓存单元976，但替换实施例可以具 有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存 或多个级别的内部缓存。在某些实施例中，该系统可包括内部高速缓存和在核和/ 或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理 器的外部。
具体的示例性有序核体系结构
图10A-B示出了更具体的示例性有序核体系结构的框图，该核将是芯片中的 若干逻辑块之一(包括相同类型和/或不同类型的其他核)。这些逻辑块取决于应 用通过高带宽的互连网络(例如，环形网络)与某些固定的功能逻辑、存储器I/O 接口和其它必要的I/O逻辑通信。
图10A是根据本发明的各实施例的单个处理器核连同它与管芯上互连网络 1002的连接以及其二级(L2)高速缓存1004的本地子集的框图。在一个实施例中， 指令解码器1000支持具有打包数据指令集扩展的x86指令集。L1高速缓存1006 允许对标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例 中(为了简化设计)，标量单元1008和向量单元1010使用分开的寄存器集合(分别为 标量寄存器1012和向量寄存器1014)，并且在这些寄存器之间传输的数据被写入 到存储器并随后从一级(L1)高速缓存1006读回，但是本发明的替换实施例可以使 用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器文件之间 传输而无需被写入和读回的通信路径)。
L2高速缓存的本地子集1004是全局L2高速缓存的一部分，该全局L2高速 缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核 具有到其自己的L2高速缓存1004的本地子集的直接访问路径。被处理器核读出 的数据被存储在其L2高速缓存子集1004中，并且可以被快速访问，该访问与其 他处理器核访问其自己的本地L2高速缓存子集并行。被处理器核写入的数据被存 储在其自己的L2高速缓存子集1004中，并在必要的情况下从其它子集清除。环 形网络确保共享数据的相关性。环形网络是双向的，以允许诸如处理器核、L2高 速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向 1012位宽。
图10B是根据本发明的各实施例的图10A中的处理器核的一部分的展开图。 图10B包括作为L1高速缓存1004的一部分的L1数据高速缓存1006A，以及关于 向量单元1010和向量寄存器1014的更多细节。具体地说，向量单元1010是16 位宽向量处理单元(VPU)(见16位宽ALU 1028)，该单元执行整型、单精度浮点以 及双精度浮点指令中的一个或多个。该VPU通过混合单元1020支持对寄存器输入 的混合、通过数值转换单元1022A-B支持数值转换，并通过复制单元1024支持对 存储器输入的复制。写掩码寄存器1026允许断言所得的向量写入。
具有集成存储器控制器和图形器件的处理器
图11是根据本发明的实施例的可具有一个以上核、可具有集成存储器控制器、 并且可具有集成图形器件的处理器1100的框图。图11的实线框示出了处理器 1100，处理器1100具有单个核1102A、系统代理1110、一组一个或多个总线控制 器单元1116，而可选附加的虚线框示出了替换处理器1100，替换处理器1100具有 多个核1102A-N、系统代理单元1110中的一组一个或多个集成存储器控制器单元 1114以及专用逻辑1108。
因此，处理器1100的不同实现可包括：1)CPU，其中专用逻辑1108是集成 图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1102A-N是一 个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)；2)协处 理器，其中核1102A-N是主要旨在用于图形和/或科学(吞吐量)的大量专用核； 以及3)协处理器，其中核1102A-N是大量通用有序核。因此，处理器1100可以是 通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图 形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理 器(包括30个或更多核)、嵌入式处理器等。该处理器可以被实现在一个或多个 芯片上。处理器1100可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工 技术中的任何一个技术成为一个或多个衬底的一部分，和/或可以将其实现在一个 或多个衬底上。
存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共 享高速缓存单元1106的集合、以及耦合至集成存储器控制器单元1114的集合的外 部存储器(未示出)。该共享高速缓存单元1106的集合可以包括一个或多个中间级 高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、 末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元 1112将集成图形逻辑1108、共享高速缓存单元1106的集合以及系统代理单元1110/ 集成存储器控制器单元1114互连，但替换实施例可使用任何数量的公知技术来将 这些单元互连。在一个实施例中，在一个或多个高速缓存单元1106与核1102A-N 之间维持相关性。
在某些实施例中，核1102A-N中的一个或多个核能够多线程化。系统代理1110 包括协调和操作核1102A-N的那些组件。系统代理单元1110可包括例如功率控制 单元(PCU)和显示单元。PCU可以是或包括调整核1102A-N和集成图形逻辑1108 的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。
核1102A-N在体系结构指令集方面可以是同构的或异构的；即，这些核 1102A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行 该指令集的仅仅子集或不同的指令集。
示例性计算机体系结构
图12-15是示例性计算机体系结构的框图。本领域已知的对膝上型设备、台式 机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交 换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶 盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的 其他系统设计和配置也是合适的。一般来说，能够纳入本文中所公开的处理器和/ 或其它执行逻辑的大量系统和电子设备一般都是合适的。
现在参考图12，示出了根据本发明的一个实施例的系统1200的框图。系统 1200可以包括一个或多个处理器1210、1215，这些处理器耦合到控制器中枢1220。 在一个实施例中，控制器中枢1220包括图形存储器控制器中枢(GMCH)1290和 输入/输出中枢(IOH)1250(其可以在分开的芯片上)；GMCH 1290包括存储器 1240和协处理器1245耦合到的存储器和图形控制器；IOH 1250将输入/输出(I/O) 设备1260耦合到GMCH 1290。替换地，存储器和图形控制器中的一个或两个在处 理器(如本文中所描述的)内集成，存储器1240和协处理器1245直接耦合到处理 器1210、以及具有IOH 1250的单一芯片中的控制器中枢1220。
附加处理器1215的任选性质用虚线表示在图12中。每一处理器1210、1215 可包括本文中描述的处理核中的一个或多个，并且可以是处理器1100的某一版本。
存储器1240可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM) 或这两者的组合。对于至少一个实施例，控制器集线器1220经由诸如前端总线 (FSB)之类的多站总线(multi-drop bus)、诸如快速通道互连(QPI)之类的点 对点接口、或者类似的连接1295与处理器1210、1215进行通信。
在一个实施例中，协处理器1245是专用处理器，诸如例如高吞吐量MIC处理 器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。 在一个实施例中，控制器中枢1220可以包括集成图形加速器。
按照包括体系结构、微体系结构、热、功耗特征等等优点的度量谱，物理资 源1210、1215之间存在各种差别。
在一个实施例中，处理器1210执行控制一般类型的数据处理操作的指令。嵌 入在这些指令中的可以是协处理器指令。处理器1210将这些协处理器指令识别为 具有应当由附连的协处理器1245执行的类型。因此，处理器1210在协处理器总线 或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发出到 协处理器1245。协处理器1245接受并执行所接收的协处理器指令。
现在参考图13，示出了根据本发明的一个实施例的第一更具体的示例性系统1300的框图。如图13所示，多处理器系统1300是点对点互连系统，并包括经由 点对点互连1350耦合的第一处理器1370和第二处理器1380。处理器1370和1380 中的每一个都可以是处理器1100的某一版本。在本发明的一个实施例中，处理器 1370和1380分别是处理器1210和1215，而协处理器1338是协处理器1245。在 另一实施例中，处理器1370和1380分别是处理器1210和协处理器1245。
处理器1370和1380被示为分别包括集成存储器控制器(IMC)单元1372和 1382。处理器1370还包括作为其总线控制器单元的一部分的点对点(P-P)接口 1376和1378；类似地，第二处理器1380包括点对点接口1386和1388。处理器1370、 1380可以使用点对点(P-P)电路1378、1388经由P-P接口1350来交换信息。如 图13所示，IMC 1372和1382将各处理器耦合至相应的存储器，即存储器1332和 存储器1334，这些存储器可以是本地附连至相应的处理器的主存储器的一部分。
处理器1370、1380可各自经由使用点对点接口电路1376、1394、1386、1398 的各个P-P接口1352、1354与芯片组1390交换信息。芯片组1390可以可选地经 由高性能接口1339与协处理器1338交换信息。在一个实施例中，协处理器1338 是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图 形处理器、GPGPU、或嵌入式处理器等等。
共享高速缓存(未示出)可以被包括在任一处理器之内或对两个处理器而言 都在外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模 式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存 中。
芯片组1390可经由接口1396耦合至第一总线1316。在一个实施例中，第一 总线1316可以是外围部件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。
如图13所示，各种I/O设备1314可以连同总线桥1318耦合到第一总线1316， 总线桥1318将第一总线1316耦合至第二总线1320。在一个实施例中，诸如协处 理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数 字信号处理器(DSP)单元)、场可编程门阵列或任何其他处理器的一个或多个附 加处理器1315被耦合到第一总线1316。在一个实施例中，第二总线1320可以是 低引脚计数(LPC)总线。各种设备可以被耦合至第二总线1320，在一个实施例中这 些设备包括例如键盘/鼠标1322、通信设备1327以及诸如可包括指令/代码和数据 1330的盘驱动器或其它海量存储设备的存储单元1328。此外，音频I/O 1324可以 被耦合至第二总线1320。注意，其它体系结构是可能的。例如，代替图13的点对 点体系结构，系统可以实现多站总线或其它这类体系结构。
现在参考图14，示出了根据本发明的一个实施例的第二更具体的示例性系统1400的框图。图13和图14中的相同元件用相同附图标记表示，并从图14中省去 了图13中的某些方面，以避免使图14的其它方面模糊。
图14示出处理器1370、1380可分别包括集成存储器和I/O控制逻辑(“CL”) 1372和1382。因此，CL 1372、1382包括集成存储器控制器单元并包括I/O控制 逻辑。图14示出不仅存储器1332、1334耦合至CL 1372、1382的，而且I/O设备 1414也耦合至控制逻辑1372、1382。传统I/O设备1415被耦合至芯片组1390。
现在参考图15，示出了根据本发明的一个实施例的SoC 1500的框图。在图 11中，相似的元件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特 征。在图15中，互连单元1502被耦合至：应用处理器1510，该应用处理器包括 一个或多个核202A-N的集合以及共享高速缓存单元1106；系统代理单元1110； 总线控制器单元1116；集成存储器控制器单元1114；一组或一个或多个协处理器 1520，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机 存取存储器(SRAM)单元1530；直接存储器存取(DMA)单元1532；以及用于耦合至 一个或多个外部显示器的显示单元1540。在一个实施例中，协处理器1520包括专 用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、 或嵌入式处理器等等。
本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法 的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代 码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器 和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如图13中示出的代码1330)应用于输入指令，以执行本文 描述的各功能并生成输出信息。输出信息可以按已知方式被应用于一个或多个输出 设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微 控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。
程序代码可以用高级过程语言或面向对象的编程语言来实现，以便与处理系 统通信。程序代码也可以在需要的情况下用汇编语言或机器语言来实现。事实上， 本文中描述的机制不仅限于任何特定编程语言的范围。在任一情形下，语言可以是 编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性指 令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制 作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的 机器可读介质上，并被提供给各个客户或生产设施以加载到实际制造该逻辑或处理 器的制造机器中。
这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物 品的非瞬态、有形安排，其包括存储介质，诸如硬盘；任何其它类型的盘，包括软 盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)的以及磁光盘； 半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随 机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器 (EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)； 磁卡或光卡；或适于存储电子指令的任何其它类型的介质。
因此，本发明的各实施例还包括非瞬态、有形机器可读介质，该介质包含指 令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、 装置、处理器和/或系统特性。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在某些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例 如，指令转换器可以翻译(例如使用静态二进制翻译、包括动态编译的动态二进制 翻译)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指 令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理 器上、在处理器外、或者部分在处理器上部分在处理器外。
图16是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二 进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换 器是软件指令转换器，但替换地，该指令转换器可以用软件、固件、硬件或其各种 组合来实现。图16示出了用高级语言1602的程序可以使用x86编译器1604来编 译，以生成可以由具有至少一个x86指令集核1616的处理器本机执行的x86二进 制代码1606。具有至少一个x86指令集核1616的处理器表示任何处理器，这些处 理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指 令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部 分，或2)针对在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它 软件的目标代码版本，以便达到与具有至少一个x86指令集核的英特尔处理器基本 相同的结果。x86编译器1604表示用于生成x86二进制代码1606(例如，目标代码)的编译器，该二进制代码1606可通过或不通过附加的链接处理在具有至少一 个x86指令集核的处理器1616上执行。类似地，图16示出用高级语言1602的程 序可以使用替换指令集编译器1608来编译，以生成可以由不具有至少一个x86指 令集核的处理器1614(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司 的MIPS指令集，和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指 令集的核的处理器)在本机执行的替换指令集二进制代码1610。指令转换器1612 被用来将x86二进制代码1606转换成可以由不具有x86指令集核1614的处理器本 机执行的代码。该转换后的代码不大可能与替换指令集二进制代码1610相同，因 为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来 自替换指令集的指令构成。因此，指令转换器1612表示通过仿真、模拟或任何其 它过程来允许不具有x86指令集处理器或核的处理器或其它电子设备执行x86二进 制代码1606的软件、固件、硬件或其组合。

Claims (16)

1.一种机器可读介质，所述机器可读介质包括代码，所述代码在被执行时使机器响应于包括源寄存器操作数、目的地寄存器操作数以及操作码的单个掩码位压缩指令以用于：
解码所述单个掩码位压缩指令；
执行经解码的所述单个掩码位压缩指令以确定所述源寄存器的哪些写掩码位要被写入所述目的地寄存器的各最低有效位位置，其中所述源和目的地寄存器的每一个位是写掩码位，以及
将所确定的写掩码位连续地储存到所述目的地寄存器的各最低有效位位置中。
2.如权利要求1所述的机器可读介质，其特征在于，所述源和目的地寄存器是每一个都具有16个写掩码的16位寄存器。
3.如权利要求1所述的机器可读介质，其特征在于，所述源和目的地寄存器是每一个都具有64个写掩码的64位寄存器。
4.如权利要求1所述的机器可读介质，其特征在于，所述操作码设置为了确定所述源寄存器的哪些写掩码位要被写入所述目的地寄存器的各最低有效位位置而要评估的所述源寄存器的写掩码位数量。
5.如权利要求4所述的机器可读介质，其特征在于，要评估所述源寄存器的所有写掩码位以确定所述源寄存器的哪些写掩码位要被写入所述目的地寄存器的各最低有效位位置。
6.如权利要求5所述的机器可读介质，其特征在于，只要评估所述源寄存器的8个最低有效写掩码位以确定所述源寄存器的哪些写掩码位要被写入所述目的地寄存器的各最低有效位位置。
7.如权利要求1所述的机器可读介质，其特征在于，所述代码在被执行时使所述机器进一步用于：
在确定所述源寄存器的哪些写掩码位要被写入所述目的地寄存器的各最低有效位位置之前，将所有所述目的地写掩码位设为0。
8.如权利要求1所述的机器可读介质，其特征在于，所述执行和储存还包括：
确定所述源寄存器的最低有效位位置是否是1；
在所述源寄存器的所述最低有效位位置是1时，将1写入所述目的地寄存器的其中尚未储存1的最低有效位位置；以及
在所述源寄存器的所述最低有效位位置是0时，在所述源寄存器的最低有效位位置是0时确定所述源寄存器的次最低有效位位置是否是1。
9.一种响应于包括源寄存器操作数、目的地寄存器操作数以及操作码的单个掩码位压缩指令在计算机处理器中执行掩码位压缩的计算机实现的系统，所述系统包括：
用于解码所述单个掩码位压缩指令的装置；
用于执行经解码的所述单个掩码位压缩指令以确定所述源寄存器的哪些写掩码位要被写入所述目的地寄存器的各最低有效位位置的装置，其中所述源和目的地寄存器的每一个位是写掩码位，以及
用于将所确定的写掩码位连续地储存到所述目的地寄存器的各最低有效位位置中的装置。
10.如权利要求9所述的计算机实现的系统，其特征在于，所述源和目的地寄存器是每一个都具有16个写掩码的16位寄存器。
11.如权利要求9所述的计算机实现的系统，其特征在于，所述源和目的地寄存器是每一个都具有64个写掩码的64位寄存器。
12.如权利要求9所述的计算机实现的系统，其特征在于，所述操作码设置为了确定所述源寄存器的哪些写掩码位要被写入所述目的地寄存器的各最低有效位位置而要评估的所述源寄存器的写掩码位数量。
13.如权利要求12所述的计算机实现的系统，其特征在于，要评估所述源寄存器的所有写掩码位以确定所述源寄存器的哪些写掩码位要被写入所述目的地寄存器的各最低有效位位置。
14.如权利要求13所述的计算机实现的系统，其特征在于，只要评估所述源寄存器的8个最低有效写掩码位以确定所述源寄存器的哪些写掩码位要被写入所述目的地寄存器的各最低有效位位置。
15.如权利要求9所述的计算机实现的系统，其特征在于，还包括：
用于在确定所述源寄存器的哪些写掩码位要被写入所述目的地寄存器的各最低有效位位置之前，将所有所述目的地写掩码位设为0的装置。
16.如权利要求9所述的计算机实现的系统，其特征在于，所述用于执行的装置和所述用于储存的装置还包括：
用于确定所述源寄存器的最低有效位位置是否是1的装置；
用于在所述源寄存器的所述最低有效位位置是1时，将1写入所述目的地寄存器的其中尚未储存1的最低有效位位置的装置；以及
用于在所述源寄存器的所述最低有效位位置是0时，在所述源寄存器的最低有效位位置是0时确定所述源寄存器的次最低有效位位置是否是1的装置。
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