CN107193532B - 一种基于分时交替采样的高速量子随机数发生系统 - Google Patents

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Abstract

本发明公开了一种基于分时交替采样的高速量子随机数发生系统，包括依次连接的随机数熵源、平衡零差探测模块、AD采样模块、随机信号处理模块以及数据传输与通信模块，所述AD采样模块包括差分放大器与分时交替采样电路，所述分时交替采样电路包括多路高速ADC芯片，该些多路高速ADC芯片并行连接，并一端通过差分放大器连接平衡零差探测模块，另一端连接随机信号处理模块。与现有技术相比，本发明通过利用多路高速ADC以并行的方式，分时交替对系统中的模拟随机信号进行高速采样，在FPGA内对量化后的随机数进行合成编排，与传统的单一ADC采样相比，成倍的提高了采样速率，另外，也摒弃了传统采用单个高位的ADC采样芯片，在一定程度上降低了系统实现的成本。

Description

一种基于分时交替采样的高速量子随机数发生系统
技术领域
本发明涉及安全通信技术领域，特别涉及一种基于分时交替采样的高速量子随机数发生系统。
背景技术
随机序列发生器是信息安全芯片或者信息安全系统中不可缺少的一部分，对于很多加密系统来说，其安全性完全取决于所使用的密钥和一些协议中的参数等。若采用传统模型产生的伪随机序列作为密钥，如果攻击者拥有足够的计算能力，则完全可以预测到伪随机序列的产生规律，从而破解密钥。对于使用伪随机序列的安全系统来说，采用软件方法产生的伪随机序列，并不能保证足够的不确定性，这使得伪随机序列成为加密系统性能提高的瓶颈。
量子随机数发生器是迄今为止唯一的从理论上可以论证的真正的随机数发生器，其本质是由量子力学的基本原理决定的。随着当前量子通信领域的高速发展，对真正的随机数发生器的性能和速度都提出了极大的要求。
现在市场上商业化量产的量子随机数发生器利用单光子路径选择方案，比特率仅为4Mbps，产生真随机数的速率较慢，无法满足实用化量子密码系统等对随机性质量和安全性要求较高的应用需求。
发明内容
本发明目的在于提供一种基于分时交替采样的高速量子随机数发生系统，以解决现有技术中商业化量产的量子随机数发生器利用单光子路径选择方案，比特率仅为4Mbps，产生真随机数的速率较慢，无法满足实用化量子密码系统等对随机性质量和安全性要求较高的应用需求的技术性缺陷。
本发明的技术方案是这样实现的：
一种基于分时交替采样的高速量子随机数发生系统，包括依次连接的随机数熵源、平衡零差探测模块、AD采样模块、随机信号处理模块以及数据传输与通信模块，所述AD采样模块包括差分放大器与分时交替采样电路，所述分时交替采样电路包括多路高速ADC芯片，该些多路高速ADC芯片并行连接，并一端通过差分放大器连接平衡零差探测模块，另一端连接随机信号处理模块。
优选地，所述系统包括两路高速ADC芯片。
优选地，所述随机数熵源包括激光器驱动电路单元、信号激光器、TEC制冷驱动电路单元以及偏振分束器，所述激光器驱动电路单元依次连接信号激光器、偏振分束器以及平衡零差探测模块，所述信号激光器还连接TEC制冷驱动电路单元，所述激光器驱动电路单元与TEC制冷驱动电路单元还分别通过控制信号/总线连接信号处理模块。
优选地，所述平衡零差探测模块包括平衡零差探测器、跨阻放大电路单元和滤波电路单元，所述平衡零差探测器前端连接偏振分束器，另一端通过阻抗匹配依次连接跨阻放大电路单元、滤波电路单元以及AD采样模块部分的差分放大器，所述平衡零差探测器加载有偏置电压。
优选地，所述随机信号处理模块包括FPGA电路单元，所述FPGA电路单元连接有时钟复位电路单元、配置电路单元和数据缓存电路单元以及数据传输与通信模块，所述高速ADC芯片分别连接FPGA电路单元的输入口。
优选地，所述数据传输与通信模块包括USB接口、以太网接口、RS/422，所述USB接口通过USB驱动连接FPGA电路单元，所述以太网接口通过PHY连接FPGA电路单元，所述RS/422通过隔离驱动连接FPGA电路单元。
优选地，所述系统还包括干涉仪自反馈模块，所述干涉仪自反馈模块包括激光功率反馈模块、PID控制单元和控制信号输出电路，所述激光功率反馈模块一端连接随机数熵源，另一端依次连接运算放大器、ADC单元以及PID控制单元，所述PID控制单元内置在FPGA电路单元中，所述控制信号输出电路一端连接随机信号处理模块，另一端连接随机数熵源。
优选地，所述控制信号输出电路包括与FPGA电路单元输出端连接DAC单元以及与偏振分束器连接的高压驱动单元，所述DAC单元与高压驱动单元连接。
与现有技术相比，本发明有以下有益效果：
本发明的基于分时交替采样的高速量子随机数发生系统，通过利用多路高速ADC以并行的方式，分时交替对系统中的模拟随机信号进行高速采样，在FPGA内对量化后的随机数进行合成编排，与传统的单一ADC采样相比，成倍的提高了采样速率，即提高了随机数序列的生成速率，另外，也摒弃了传统采用单个高位的ADC采样芯片，在一定程度上降低了系统实现的成本。
附图说明
图1为本发明基于分时交替采样的高速量子随机数发生系统的原理框图；
图2为本发明分时交替采样电路的原理框图。
图中：随机数熵源100，激光器驱动电路单元101，信号激光器102，TEC制冷驱动电路单元103，偏振分束器104，平衡零差探测模块200，平衡零差探测器201，跨阻放大电路单元202，滤波电路单元203，偏置电压204，AD采样模块300，差分放大器301，高速ADC芯片302，随机信号处理模块400，FPGA电路单元401，时钟复位电路单元402，配置电路单元403，数据缓存电路单元404，数据传输与通信模块500，USB接口501，以太网接口502，RS/422 503，干涉仪自反馈模块600，光功率反馈模块601，运算放大器602，ADC单元603，DAC单元604，高压驱动单元605。
具体实施方式
下面将结合本发明实施例中的附图，对本发明进行清楚、完整地描述。
如图1所示，一种基于分时交替采样的高速量子随机数发生系统，包括依次连接的随机数熵源100、平衡零差探测模块200、AD采样模块300、随机信号处理模块400以及数据传输与通信模块500，所述AD采样模块300包括差分放大器301与分时交替采样电路，所述分时交替采样电路包括多路高速ADC芯片302，该些多路高速ADC芯片302并行连接，并一端通过差分放大器301连接平衡零差探测模块200，另一端连接随机信号处理模块400，本发明采用的ADC的型号为AD9634BCPZ-250，本发明主要为采用多路同类型的高速ADC芯片301并行对同一熵源的模拟信号分时循环交替进行采样，获取高速的随机数初始序列。所述随机数熵源100包括激光器驱动电路单元101、信号激光器102、TEC制冷驱动电路单元103以及偏振分束器104，所述激光器驱动电路单元101依次连接信号激光器102、偏振分束器104以及平衡零差探测模块200，所述信号激光器102还连接TEC制冷驱动电路单元103，所述激光器驱动电路单元101与TEC制冷驱动电路单元103还分别通过控制信号/总线连接信号处理模块400。所述平衡零差探测模块200包括平衡零差探测器201、跨阻放大电路单元202和滤波电路单元203，所述平衡零差探测器201前端连接偏振分束器104，另一端通过阻抗匹配依次连接跨阻放大电路单元202、滤波电路单元203以及AD采样模块300部分的差分放大器301，所述平衡零差探测器201加载有偏置电压204，本实施例中，所述系统包括两路高速ADC芯片302，采用两路同样的高速ADC芯片进行并行分时交替采样，可使采样速率提高两倍，与其匹配的前端滤波电路单元203和差分放大器301设计框图如图2所示，平衡零差探测器201包含有前置放大电路，所述前置放大电路采用高带宽InGaAs光电二极管对两路入射激光转换为两路电流信号，然后采用高速放大器将两路电流信号的差值进行放大。所述随机信号处理模块400包括FPGA电路单元401，所述FPGA电路单元401连接有时钟复位电路单元402、配置电路单元403和数据缓存电路单元404以及数据传输与通信模块500，所述高速ADC芯片302分别连接FPGA电路单元401的输入口，其中，经过ADC芯片302量化以后的随机数里包含一定的偏置量和自相关性，为了减少这种偏置量和自相关性，需要对数据进行数学后处理。随机数后处算法主要涉及到大规模矩阵运算，如FFT、IFFT、哈希数据抽取和输出数据编码等。这些处理算法主要由FPGA来实现，需要大量的运算资源和数据交互缓存资源。所述数据传输与通信模块500包括USB接口501、以太网接口502、RS/422 503，所述USB接口501通过USB驱动连接FPGA电路单元401，所述以太网接口502通过PHY连接FPGA电路单元401，所述RS/422503通过隔离驱动连接FPGA电路单元401，系统将通过FPGA电路单元401提纯后的随机数序列通过USB、千兆以太网等接口传输到上位机用于测试分析，通过RS-422接口接收上位机的控制指令和返回工作状态参数等信息。
所述系统还包括干涉仪自反馈模块600，所述干涉仪自反馈模块600包括激光功率反馈模块601、PID控制单元和控制信号输出电路，所述激光功率反馈模块601一端连接随机数熵源100，另一端依次连接运算放大器602、ADC单元603以及PID控制单元，所述PID控制单元内置在FPGA电路单元401中，所述控制信号输出电路一端连接随机信号处理模块400，另一端连接随机数熵源100。所述控制信号输出电路包括与FPGA电路单元401输出端连接DAC单元604以及与偏振分束器104连接的高压驱动单元605，所述DAC单元604与高压驱动单元605连接，系统通过闭环回路实时稳定控制干涉仪，减小相位漂移对噪声信号的影响，PID控制单元控制算法在FPGA内部实现，根据反馈模块的参数实时调节高压驱动输出。
综合本发明的结构可知，本发明的基于分时交替采样的高速量子随机数发生系统，通过利用多路高速ADC以并行的方式，分时交替对系统中的模拟随机信号进行高速采样，在FPGA内对量化后的随机数进行合成编排，与传统的单一ADC采样相比，成倍的提高了采样速率，即提高了随机数序列的生成速率，另外，也摒弃了传统采用单个高位的ADC采样芯片，在一定程度上降低了系统实现的成本。

Claims (2)

1.一种基于分时交替采样的高速量子随机数发生系统，其特征在于：包括依次连接的随机数熵源、平衡零差探测模块、AD采样模块、随机信号处理模块以及数据传输与通信模块，所述AD采样模块包括差分放大器与分时交替采样电路，所述分时交替采样电路包括多路高速ADC芯片，该些多路高速ADC芯片并行连接，并一端通过差分放大器连接平衡零差探测模块，另一端连接随机信号处理模块，所述系统包括两路高速ADC芯片，所述随机数熵源包括激光器驱动电路单元、信号激光器、TEC制冷驱动电路单元以及偏振分束器，所述激光器驱动电路单元依次连接信号激光器、偏振分束器以及平衡零差探测模块，所述信号激光器还连接TEC制冷驱动电路单元，所述激光器驱动电路单元与TEC制冷驱动电路单元还分别通过控制信号/总线连接信号处理模块，所述平衡零差探测模块包括平衡零差探测器、跨阻放大电路单元和滤波电路单元，所述平衡零差探测器前端连接偏振分束器，另一端通过阻抗匹配依次连接跨阻放大电路单元、滤波电路单元以及AD采样模块部分的差分放大器，所述平衡零差探测器加载有偏置电压，所述随机信号处理模块包括FPGA电路单元，所述FPGA电路单元连接有时钟复位电路单元、配置电路单元和数据缓存电路单元以及数据传输与通信模块，所述高速ADC芯片分别连接FPGA电路单元的输入口，所述数据传输与通信模块包括USB接口、以太网接口、RS/422，所述USB接口通过USB驱动连接FPGA电路单元，所述以太网接口通过PHY连接FPGA电路单元，所述RS/422通过隔离驱动连接FPGA电路单元，所述系统还包括干涉仪自反馈模块，所述干涉仪自反馈模块包括激光功率反馈模块、PID控制单元和控制信号输出电路，所述激光功率反馈模块一端连接随机数熵源，另一端依次连接运算放大器、ADC单元以及PID控制单元，所述PID控制单元内置在FPGA电路单元中，所述控制信号输出电路一端连接随机信号处理模块，另一端连接随机数熵源。
2.如权利要求1所述的基于分时交替采样的高速量子随机数发生系统，其特征在于，所述控制信号输出电路包括与FPGA电路单元输出端连接DAC单元以及与偏振分束器连接的高压驱动单元，所述DAC单元与高压驱动单元连接。
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