CN102176142A - 基于fpga的高速数据采集系统 - Google Patents

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Abstract

本发明公开了一种基于FPGA的高速数据采集系统，包括接收模拟信号的差分放大单元、与所述差分放大单元相连接的A/D转换单元、与所述A/D转换单元相连接的FPGA处理单元、与所述FPGA处理单元相连接的微处理器，所述微处理器通过通信接口与上位机相连接。本发明基于FPGA的高速数据采集系统具有采样速率高、精度高、存储量大、上传速度快等特性，采样方式为并行交替实时采样，利用两个采样速率为125MSPS的A/D转换器并行交替采样一路信号，实现250MSPS采样速率，采样精度可达12bits，采集点数为1～25K，具有硬件累加功能，累加次数为1～250K，带宽200MHz，支持USB2.0全速通讯，信号输入范围2Vp-p，可广泛用于对数据采集的速率、精度、存储量要求较高的多路信号采集领域。

Description

基于FPGA的高速数据采集系统
技术领域
本发明涉及一种250MSPS采样速率的数据采集系统，尤其是涉及一种基于FPGA的高速数据采集系统。
背景技术
传统的数据采集系统通常采用单片机或DSP作为主要的控制模块，通过其控制ADC、存储器和其他外围电路的工作。在现今的实际工程中，随着系统对数据采集的速率、精度、存储量、以及环境适应性等性能的要求越来越高，传统的数据采集系统已不能够满足实际应用的需要，存在的弊端也越来越明显。
专利号为ZL 200820095724.9的实用新型专利就公开了一种多路数据采集系统，包括选择器、放大器、模数转换模块和中央处理器，所述放大器连接在选择器和模数转换模块之间，所述中央处理器与放大器相连；所述选择器接收传感器的多路输出信号并在中央处理器的控制下分时将多路信号送至放大器进行放大，所述放大器将放大后的多路信号送至模数转换模块进行模数转换。具备上述结构的多路数据采集系统，存在以下严重缺陷：
1)系统不能实现并行交替实时采样，采样速率低；
2)系统不具有硬件累加功能，信噪比低、采样精度低、系统稳定性差；
3)数据上传速度慢。
随着FPGA(Field Programmable Gate Array，现场可编程门阵列)的出现及其相关技术的发展，因其时钟频率高、内部延时小、全部控制逻辑均由硬件完成等优越特点，运用新型FPGA芯片进行数据采集系统的设计，已经成为一种趋势。
发明内容
本发明的目的就是克服现有技术中的不足，提供一种采样速率高、采样精度高、数据上传速度快、系统稳定性好、能够实现多路并行实时采集的基于FPGA的高速数据采集系统。
为解决现有技术中的问题，本发明采用了如下的技术方案：包括接收模拟信号的差分放大单元、与所述差分放大单元相连接的A/D转换单元、与所述A/D转换单元相连接的FPGA处理单元、与所述FPGA处理单元相连接的微处理器，所述微处理器通过通信接口与上位机相连接。
进一步，所述差分放大单元至少包括两个差分放大器，分别为第一差分放大器和第二差分放大器。
进一步，所述A/D转换单元至少包括两个A/D转换器，分别为与所述第一差分放大器相连接的第一A/D转换器和与所述第二差分放大器相连接的第二A/D转换器。
进一步，所述FPGA处理单元至少包括给所述第一A/D转换器提供采样时钟信号的第一采样时钟模块、给所述第二A/D转换器提供采样时钟信号的第二采样时钟模块，所述第一采样时钟模块与所述第二采样时钟模块的时钟输出相位差为180度。
进一步，所述FPGA处理单元还包括与所述A/D转换单元相连接的采样数据接收模块、与所述采样数据接收模块相连接的累加处理组件、与所述累加处理组件相连接的双口RAM组件，还包括与所述微处理器相连接的指令接收与处理模块、分别与所述指令接收与处理模块相连接的参数配置模块和数据上传模块，所述累加处理组件还分别与所述指令接收与处理模块、所述参数配置模块相连接，所述双口RAM组件、所述数据上传模块和所述微处理器依次连接。
进一步，所述FPGA处理单元还包括数据转存模块，所述数据转存模块外接SRAM并设置在所述双口RAM组件和所述数据上传模块之间，所述数据转存模块还与所述指令接收与处理模块相连接。
进一步，所述FPGA处理单元还包括分别与所述指令接收与处理模块相连接的触发信号选择模块和内触发信号产生模块，所述触发信号选择模块分别与所述内触发信号产生模块和外部触发信号产生装置相连接，所述触发信号选择模块还与所述累加处理组件相连接。
进一步，所述采样数据接收模块至少包括用来接收所述第一A/D转换器的采样数据的第一采样数据接收模块、用来接收所述第二A/D转换器的采样数据的第二采样数据接收模块。
进一步，所述累加处理组件至少包括与所述第一采样数据接收模块相连接的第一累加处理模块和与所述第二采样数据接收模块相连接的第二累加处理模块。
进一步，所述双口RAM组件至少包括与所述第一累加处理模块相连接的第一双口RAM和与所述第二累加处理模块相连接的第二双口RAM。
进一步，所述第一A/D转换器的采样速率和所述第二A/D转换器的采样速率均为125MSPS。
进一步，所述通信接口为USB接口。
本发明基于FPGA的高速数据采集系统的优点是：
1)系统设置FPGA处理单元，因其时钟频率高、内部延时小，大大提高了数据处理的速度和精度；
2)两个采样速率为125MSPS的A/D转换器并行交替采样一路信号，实现250MSPS采样速率；
3)FPGA处理单元内设置累加处理组件，能够提高系统的信噪比、消除噪声；
4)FPGA处理单元外接SRAM、内设数据转存模块，不但扩大了系统的存储容量、提高了系统的易用性，并且使系统进行数据上传的同时不影响系统对信号的实时采集工作；
5)FPGA处理单元内设置触发信号选择模块，可支持内外同步触发；
6)可通过上层软件设计指令，增添了系统设计的灵活性，并使系统具有很好的可扩展性；
7)系统采用USB接口上传数据，较之传统的串口使系统具有较高的上传输率，且支持热插拔，方便使用。
总之，本发明基于FPGA的高速数据采集系统具有采样速率高、精度高、存储量大、上传速度快等特性，采样方式为并行交替实时采样，利用两个采样速率为125MSPS的A/D转换器并行交替采样一路信号，实现250MSPS采样速率，采样精度可达12bits，采集点数为1～25K，具有硬件累加功能，累加次数为1～250K，带宽200MHz，支持USB2.0全速通讯，信号输入范围2Vp-p，可广泛用于对数据采集的速率、精度、存储量要求较高的多路信号采集领域。
附图说明
图1为本发明基于FPGA的高速数据采集系统实施例一的结构示意框图。
图2为图1中FPGA处理单元的结构示意框图。
图3为本发明基于FPGA的高速数据采集系统实施例二的结构示意框图。
图4为图3中FPGA处理单元的结构示意框图。
图5为本发明基于FPGA的高速数据采集系统实施例二的工作流程图。
具体实施方式
下面结合附图对本发明做进一步详细的说明。
图1为本发明基于FPGA的高速数据采集系统实施例一的结构示意框图。
如图1所示，本发明基于FPGA的高速数据采集系统，包括依次相连接的差分放大单元1、A/D转换单元2、FPGA处理单元3和微处理器4，微处理器4通过USB接口5与上位机6相连接。
如图1所示，差分放大单元1包括4个相同的差分放大器，分别为第一差分放大器11、第二差分放大器12、第三差分放大器13和第四差分放大器14；A/D转换单元2包括4个采样速率均为125MSPS的A/D转换器，分别为与第一差分放大器12相连接的第一A/D转换器21、与第二差分放大器12相连接的第二A/D转换器22、与第三差分放大器13相连接的第三A/D转换器23和与第四差分放大器14相连接的第四A/D转换器24。
在本实施例中，差分放大单元1和A/D转换单元2组成四路信号采集单元采集信号通道一和信号通道二的模拟信号，具体分配为，第一差分放大器11和第一A/D转换器21组成第一路信号采集单元；第二差分放大器12和第二A/D转换器22组成第二路信号采集单元；第三差分放大器13和第三A/D转换器23组成第三路信号采集单元；第四差分放大器14和第四A/D转换器24组成第四路信号采集单元；其中，第一路信号采集单元和第二路信号采集单元采集信号通道一的模拟信号，第三路信号采集单元和第四路信号采集单元采集信号通道二的模拟信号。
在本实施例中，差分放大单元1用来接收信号通道一和信号通道二的单端模拟信号，并将单端模拟信号转换成差分模拟信号输出到A/D转换单元2，可提高系统的信噪比，增强对共模信号的抑制能力。
在本实施例中，A/D转换单元2将接收的差分模拟信号转化成FPGA处理单元3所识别的数字信号，并将数字信号以12位并行、CMOS兼容的方式发送给FPGA处理单元3，同时，A/D转换单元2发送采样数据输出时钟信号给FPGA处理单元3。
图2为图1中的本发明基于FPGA的高速数据采集系统实施例一中FPGA处理单元3的结构示意框图。
如图2所示，FPGA处理单元3内设置有给第一A/D转换器21提供采样时钟信号的第一采样时钟模块311、给第二A/D转换器22提供采样时钟信号的第二采样时钟模块312，给第三A/D转换器23提供采样时钟信号的第三采样时钟模块313、给第四A/D转换器24提供采样时钟信号的第四采样时钟模块314。
在本实施例中，第一采样时钟模块311与第二采样时钟模块312的时钟输出相位差为180度，因此，第一A/D转换器21和第二A/D转换器22在第一采样时钟模块311与第二采样时钟模块312的差分时钟的作用下，并行交替采样第一差分放大器11或第二差分放大器12输出的差分模拟信号，实现系统对信号通道一的250MSPS采样速率；同样，第三采样时钟模块313与第四采样时钟模块314的时钟输出相位差也为180度，因此，第三A/D转换器23和第四A/D转换器24在第三采样时钟模块313与第四采样时钟模块314的差分时钟的作用下，并行交替采样第三差分放大器13或第四差分放大器14输出的差分模拟信号，实现系统对信号通道二的250MSPS采样速率。
如图2所示，FPGA处理单元3内还设置有采样数据接收模块32、累加处理组件33、双口RAM组件34、指令接收与处理模块35、参数配置模块36和数据上传模块37，还设置有内触发信号产生模块38和触发信号选择模块39。
如图2所示，采样数据接收模块32包括：用来接收第一A/D转换器21的采样数据的第一采样数据接收模块321、用来接收第二A/D转换器22的采样数据的第二采样数据接模块322，用来接收第三A/D转换器23的采样数据的第三采样数据接收模块323、用来接收第四A/D转换器24的采样数据的第四采样数据接模块324。
如图2所示，累加处理组件33包括：对第一采样数据接收模块321接收的采样数据进行累加处理的第一累加处理模块331、对第二采样数据接收模块322接收的采样数据进行累加处理的第二累加处理模块332、对第三采样数据接收模块323接收的采样数据进行累加处理的第三累加处理模块333、对第四采样数据接收模块324接收的采样数据进行累加处理的第四累加处理模块334。
如图2所示，双口RAM组件34包括：第一双口RAM341，用来存储第一累加处理模块331的实时累加的结果数据；第二双口RAM342，用来存储第二累加处理模块332的实时累加的结果数据；第三双口RAM343，用来存储第三累加处理模块333的实时累加的结果数据；第四双口RAM344，用来存储第四累加处理模块334的实时累加的结果数据。
在本实施例中，指令接收与处理模块35与微处理器4相连接，用来接收微处理器4解析的上位机6所发送的指令信息，同时根据指令内容将其发送给参数配置模块36和/或数据上传模块37和/或累加处理组件33和/或内触发信号产生模块38和/或触发信号选择模块39。
在本实施例中，参数配置模块36根据参数配置指令，进行譬如累加次数、采样点数等参数配置。
在本实施例中，数据上传模块37根据数据上传指令，将存储在双口RAM组件34中的数据通过微处理器4和USB接口5上传到上位机6。
在本实施例中，内触发信号产生模块38根据内触发信号产生频率，发送内触发信号给触发信号选择模块39。
在本实施例中，触发信号选择模块39根据触发信号选择指令，选择接收由内触发信号产生模块38产生的内触发信号或接收由外部触发信号产生装置发送的外部触发信号。
在本实施例中，微处理器4接收并分析处理上位机6的控制指令，并将指令发送给FPGA处理单元3的指令接收与处理模块35，同时接收FPGA处理单元3的数据上传模块37所上传的数据，并将数据通过USB接口5上传到上位机6。
在本实施例中，USB接口5作为系统和上位机6的通信接口，可以全速上传采样数据。
在本实施例中，上位机6发送采样控制指令和接收采样数据。
图3为本发明基于FPGA的高速数据采集系统实施例二的结构示意框图。除了以下描述之外，图3和图1的系统组成的其他部分相同。
如图3所示，本发明基于FPGA的高速数据采集系统还包括SRAM7，SRAM7为外部存储器并与FPGA处理单元3相连接。
图4为图3中的本发明基于FPGA的高速数据采集系统实施例二中FPGA处理单元3的结构示意框图。除了以下描述之外，图4和图2的组成的其他部分相同。
如图4所示，FPGA处理单元3内还设置有数据转存模块310，数据转存模块310分别与双口RAM组件34和SRAM7及指令接收与处理模块35相连接，根据指令，数据转存模块310将双口RAM组件34存储的采样累加结果数据转存到外部存储器SRAM7中，数据上传模块37再将SRAM7中的数据通过微处理器4和USB接口5上传到上位机6。
在本实施例中，SRAM7及数据转存模块310的设置，不但扩大了系统的存储容量、提高了系统的易用性，并且使系统进行数据上传的同时不影响系统对信号的实时采集工作。
图5为本发明基于FPGA的高速数据采集系统实施例二的工作流程图。
下面通过图5将本发明基于FPGA的高速数据采集系统的工作过程进行详尽的描述。
步骤S101，上电初始化。
步骤S102，系统和上位机6建立通信，接收上位机6发送的指令信息。
系统通过USB接口5与上位机6建立通信，上位机6发送指令信息，微处理器5对指令进行解析并发送给指令接收与处理模块35。
步骤S103，参数配置模块36接收配置参数指令进行参数配置，包括累加次数、采样点数等参数配置。
步骤S104，触发信号选择模块39根据触发信号选择指令，选择接收由内触发信号产生模块38产生的内触发信号或接收外部触发信号。
步骤S105，采集工作开始，采样数据接收模块32在A/D转换单元2输出采样数据可以输出的时钟信号时接收采样数据。
步骤S106，累加处理组件33中的各累加处理模块对各采样数据接收模块接收的采样数据进行累加处理，得到累加结果数据；
步骤S107，判断是否达到规定的累加次数，如果是，停止累加，执行步骤S108，否则，继续执行步骤S106。
步骤S108，累加处理组件33中的各累加处理模块将步骤S106中的累加结果数据暂存在双口RAM组件34中对应的各双口RAM中。
步骤S109，数据转存模块310根据指令，将各双口RAM中的累加结果数据转存到外部存储器SRAM7中。
步骤S110，数据上传模块37根据数据上传指令，将SRAM7中的数据通过微处理器4和USB接口5上传到上位机6。
步骤S111，判断是否重新采集，如果是，执行步骤S105，否则，本次采集结束。
总之，本发明的实施例公布的是其较佳的实施方式，但并不限于此。本领域的普通技术人员极易根据上述实施例，领会本发明的精神，并做出不同的引申和变化，但只要不脱离本发明的精神，都在本发明的保护范围之内。

Claims (12)

1.一种基于FPGA的高速数据采集系统，其特征在于：包括接收模拟信号的差分放大单元、与所述差分放大单元相连接的A/D转换单元、与所述A/D转换单元相连接的FPGA处理单元、与所述FPGA处理单元相连接的微处理器，所述微处理器通过通信接口与上位机相连接。
2.根据权利要求1所述的基于FPGA的高速数据采集系统，其特征在于：所述差分放大单元至少包括两个差分放大器，分别为第一差分放大器和第二差分放大器。
3.根据权利要求2所述的基于FPGA的高速数据采集系统，其特征在于：所述A/D转换单元至少包括两个A/D转换器，分别为与所述第一差分放大器相连接的第一A/D转换器和与所述第二差分放大器相连接的第二A/D转换器。
4.根据权利要求3所述的基于FPGA的高速数据采集系统，其特征在于：所述FPGA处理单元至少包括给所述第一A/D转换器提供采样时钟信号的第一采样时钟模块、给所述第二A/D转换器提供采样时钟信号的第二采样时钟模块，所述第一采样时钟模块与所述第二采样时钟模块的时钟输出相位差为180度。
5.根据权利要求4所述的基于FPGA的高速数据采集系统，其特征在于：所述FPGA处理单元还包括与所述A/D转换单元相连接的采样数据接收模块、与所述采样数据接收模块相连接的累加处理组件、与所述累加处理组件相连接的双口RAM组件，还包括与所述微处理器相连接的指令接收与处理模块、分别与所述指令接收与处理模块相连接的参数配置模块和数据上传模块，所述累加处理组件还分别与所述指令接收与处理模块、所述参数配置模块相连接，所述双口RAM组件、所述数据上传模块和所述微处理器依次连接。
6.根据权利要求5所述的基于FPGA的高速数据采集系统，其特征在于：所述FPGA处理单元还包括数据转存模块，所述数据转存模块外接SRAM并设置在所述双口RAM组件和所述数据上传模块之间，所述数据转存模块还与所述指令接收与处理模块相连接。
7.根据权利要求5或6所述的基于FPGA的高速数据采集系统，其特征在于：所述FPGA处理单元还包括分别与所述指令接收与处理模块相连接的触发信号选择模块和内触发信号产生模块，所述触发信号选择模块分别与所述内触发信号产生模块和外部触发信号产生装置相连接，所述触发信号选择模块还与所述累加处理组件相连接。
8.根据权利要求7所述的基于FPGA的高速数据采集系统，其特征在于：所述采样数据接收模块至少包括用来接收所述第一A/D转换器的采样数据的第一采样数据接收模块、用来接收所述第二A/D转换器的采样数据的第二采样数据接收模块。
9.根据权利要求8所述的基于FPGA的高速数据采集系统，其特征在于：所述累加处理组件至少包括与所述第一采样数据接收模块相连接的第一累加处理模块和与所述第二采样数据接收模块相连接的第二累加处理模块。
10.根据权利要求9所述的基于FPGA的高速数据采集系统，其特征在于：所述双口RAM组件至少包括与所述第一累加处理模块相连接的第一双口RAM和与所述第二累加处理模块相连接的第二双口RAM。
11.根据权利要求3至6任一权利要求所述的基于FPGA的高速数据采集系统，其特征在于：所述第一A/D转换器的采样速率和所述第二A/D转换器的采样速率均为125MSPS。
12.根据权利要求1所述的基于FPGA的高速数据采集系统，其特征在于：所述通信接口为USB接口。
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