CN107170818A - 半导体器件 - Google Patents

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Abstract

本发明的实施例提供了半导体器件。半导体器件包括衬底、位于衬底上方的第一III‑V化合物层、位于第一III‑V化合物层上的第一钝化层、源极区和漏极区。源极区穿过第一钝化层以电接触第一III‑V化合物层。漏极区穿过第一钝化层以电接触第一III‑V化合物层。与源极区接触的第一钝化层的侧壁包括阶梯状。

Description

半导体器件
技术领域
本发明的实施例通常地涉及半导体器件。
背景技术
在半导体技术中，由于它们的特性，Ⅲ族-Ⅴ族(或Ⅲ-Ⅴ)半导体化合物用于形成诸如高功率场效应晶体管、高频晶体管或高电子迁移率晶体管(HEMT)的各种集成电路器件。HEMT是结合具有不同带隙的两种材料之间的结(即异质结)作为沟道而不是掺杂区(通常为金属氧化物半导体场效应晶体管(MOSFET)的情况)的场效应晶体管。同MOSFET相比，HEMT具有包括高电子迁移率、传输高频信号的能力等许多具有吸引力的特性。
从应用角度看，增强模式(E-mode)HEMT具有许多优势。E-modeHEMT允许负极性电压供给的消除，并且因此减小了电路复杂性和成本。尽管上述提到了具有吸引力的特性，但是在有关发展中的Ⅲ-Ⅴ半导体化合物基器件中仍存在许多挑战。针对这些Ⅲ-Ⅴ半导体化合物的配置和材料的各种技术已经进行了尝试并进一步提高了晶体管器件性能。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底；第一III-V化合物层，位于所述衬底上方；第一钝化层，位于所述第一III-V化合物层上；源极区，穿过所述第一钝化层以电接触所述第一III-V化合物层；以及漏极区，穿过所述第一钝化层以电接触所述第一III-V化合物层，其中，与所述源极区接触的所述第一钝化层的侧壁包括阶梯状。
本发明的另一实施例提供了一种高电子迁移率晶体管(HEMT)，包括：衬底；第一III-V化合物层，位于所述衬底上方；第一钝化层，位于所述第一III-V化合物层上；源极区，穿过所述第一钝化层以电接触所述第一III-V化合物层；以及漏极区，穿过所述第一钝化层以电接触所述第一III-V化合物层；其中，所述源极区的上部覆盖所述第一钝化层，并且覆盖所述第一钝化层的所述上部的宽度在从0.03μm至0.05μm的范围内。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：提供衬底；在所述衬底上方形成第一III-V化合物层；在所述第一III-V化合物层上方形成第一钝化层；从所述第一钝化层的顶面至所述第一III-V化合物层形成第一开口，每个所述第一开口具有位于所述第一钝化层处的阶梯状侧壁；在所述第一钝化层上方和所述第一开口中沉积金属层，所述金属层具有位于相应的所述第一开口之上的第二开口；以及去除部分所述金属层以形成源极区和漏极区。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A是根据本发明的一些实施例的半导体结构的截面图。
图1B示出根据本发明的一些实施例的图1A中的半导体结构沿着虚线矩形A截取的放大图。
图2A至2H是根据本发明的一些实施例的示出制造半导体结构的工艺步骤的一系列截面图。
图3A至图3F是根据本发明的一些实施例的示出制造半导体结构的工艺步骤的一系列截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
实施例的制造和使用在下面详细的讨论。然而，应当理解，本发明提供了可在宽泛的各种特定背景下体现的许多适用的创造性概念。所讨论的特定实施例仅仅是制造和使用本发明的说明性的特定方法，并不限制本发明的范围。
图1A是根据本发明的一个或多个实施例的半导体结构1的截面图。在一些实施例中，半导体结构1可以是高电子迁移率晶体管(HEMT)。半导体结构1包括衬底10、第一III-V化合物层13、第二III-V化合物层11、隔离区12、源极区14、漏极区15、栅极区、第一钝化层17、第二钝化层18和缓冲层19。
在一些实施例中，衬底10包括碳化硅(SiC)衬底、蓝宝石衬底或硅衬底。半导体衬底10还包括在两个不同的半导体材料层(诸如具有不同带隙的材料层)之间形成的异质结。例如，半导体衬底10包括未掺杂的窄带隙沟道层和宽带隙n型供体供应层。
缓冲层19位于衬底10上。缓冲层19为后续形成的上面的层充当缓冲和/或过渡层。可以使用金属有机汽相外延(MOVPE)外延生长缓冲层19。缓冲层19可以用作界面以减小衬底10和第二III-V化合物层11之间的晶格失配。在一些实施例中，缓冲层19包括具有在约10纳米(nm)和约300nm之间的范围内的厚度的氮化铝(AlN)层。缓冲层19可以包括单层或多层。例如，缓冲层19可以包括在约800℃和约1200℃之间的温度下形成的低温AlN层(在图中未示出)和在约1000℃和约1400℃之间的温度下形成的高温AlN层(在图中未示出)。
第二III-V化合物层11位于缓冲层19上。第二III-V化合物层11是由元素周期表中的III-V族制成的化合物。在本发明的一些实施例中，第二III-V化合物层11包括氮化镓(GaN)层。在一些实施例中，第二III-V化合物层11包括GaAs层或InP层。在一些实施例中，第二III-V化合物层11可以通过使用例如MOVPE外延生长，在MOVPE期间，使用含镓前体和含氮前体。含镓前体可以包括三甲基镓(TMG)、三乙基镓(TEG)或其它合适的含镓化学品。含氮前体可以包括氨(NH3)、叔丁基胺(TBAm)、苯肼或其它合适的化学品。
第二III-V化合物层11是未掺杂的。可选地，第二III-V化合物层11是非故意掺杂的，诸如由于用于形成第二III-V化合物层11的前体而轻掺杂有n型掺杂剂。在一些实施例中，第二III-V化合物层11具有从0.5微米(μm)至约10微米(μm)的范围内的厚度。
第一III-V化合物层13位于第二III-V化合物层11上。第一III-V化合物层13是由元素周期表中的III-V族制成的化合物。第一III-V化合物层13和第二III-V化合物层11在组成上彼此不同。在本发明的一些实施例中，第一III-V化合物层13包括氮化铝镓(AlGaN)层。在一些实施例中，第一III-V化合物层13包括AlGaAs层或AlInP层。
第一III-V化合物层13是故意掺杂的。在一些实施例中，第一III-V化合物层13具有从5nm至约50nm的范围内的厚度。
源极区14位于第一III-V化合物层13上。在一些实施例中，源极区14包括Au并且包括Al、Ti、Ni、Au或Cu。漏极区15位于第一III-V化合物层13上并且与源极区14分隔开。在一些实施例中，漏极区15包括Au并且包括Al、Ti、Ni、Au或Cu。
栅极区16位于第一III-V化合物层13上并且位于源极区14和漏极区15之间。栅极区16包括配置为偏压的导电材料层。在一些实施例中，导电材料层包括难熔金属或其化合物，例如钛(Ti)、氮化钛(TiN)、钛钨(TiW)和钨(W)。可选地，导电材料层包括镍(Ni)、金(Au)或铜(Cu)。
隔离区12位于第二III-V化合物层11和第一III-V化合物层13内的两侧处。隔离区12将半导体结构1中的HEMT与衬底10中的其它器件隔离。在一些实施例中，隔离区12包括具有氧或氮的掺杂区。
第一钝化层17位于第一III-V化合物层13和隔离层12上。第一钝化层17围绕源极区14、漏极区15和栅极区16的部分。第一钝化层17配置为保护下面的第一III-V化合物层13免受具有等离子体的工艺的损害。在一些实施例中，第一钝化层17具有在约和大约之间的范围内的厚度。在一些实施例中，第一钝化层17包括氧化硅和/或氮化硅。当包括氮化硅时，可通过实施使用SiH4和NH3气体的低压化学汽相沉积(LPCVD)方法(无等离子体)形成第一钝化层17。
第二钝化层18位于第一钝化层17上并且覆盖未被第一钝化层17覆盖的源极区14和漏极区15的剩余部分。在一些实例中，第二钝化层18包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。
在一些实施例中，半导体结构1可以进一步包括保护层(图中未示出)。保护层设置在源极区14和第二钝化层18之间以及漏极区15和第二钝化层18之间。保护层覆盖源极区14和漏极区15，并且防止源极区14和漏极区15在形成隔离区12的退火工艺期间暴露。
在上述实施例中，栅极区16、源极区14和漏极区15配置为晶体管。当对栅极堆叠件施加电压时，可以调节晶体管的器件电流。
图1B示出沿着虚线矩形A截取的图1A的半导体结构1的源极区14的放大图。如图1B所示，第一III-V化合物层13具有凹部，源极区14位于凹部中。第一III-V化合物层13是由元素周期表中III-V族制成的化合物。在本发明的一些实施例中，第一III-V化合物层13包括氮化铝镓(AlGaN)层。在一些实施例中，第一III-V化合物层13包括AlGaAs层或AlInP层。第一III-V化合物层13是故意掺杂的。在一些实施例中，第一III-V化合物层13具有从约5nm至约50nm的范围内的厚度。
第一钝化层17位于第一III-V化合物层13上。第一钝化层17具有开口。开口的侧壁具有两个阶梯状部分17a。在一些实施例中，阶梯状部分17a的凹部和下阶梯的侧壁的高度h1大于阶梯状部分17a的上阶梯的侧壁的高度h2。在一些实施例中，阶梯状部分17a的宽度w1在从约0.03μm至约0.05μm的范围内。
第一钝化层17配置为保护下面的第一III-V化合物层13在等离子体相关工艺中免受损害。在一些实施例中，第一钝化层17具有在约和约之间的范围内的厚度。在一些实施例中，第一钝化层17包括氧化硅和/或氮化硅。当包括氮化硅时，可以通过实施使用SiH4和NH3气体的低压化学汽相沉积(LPCVD)方法(无等离子体)来形成第一钝化层17。
源极区14位于第一钝化层17的凹槽和第一III-V化合物层13的凹槽中。在一些实施例中，源极区14包括Au、Al、Ti、Ni、Au或Cu。
第二钝化层18位于第一钝化层17上并且覆盖未被第一钝化层17覆盖的部分源极区14。在一些实例中，第二钝化层18包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。
如图1A所示，半导体结构1的导通电阻(Ron)正比于源极区14和栅极区16之间的距离Lgs、栅极区16的宽度Lg以及漏极区15和栅极区16之间的距离Lgd。距离Lgs包括源极区14和第一钝化层17的重叠部分。同样地，距离Lgd包括漏极区15和第一钝化层17的重叠部分。根据本发明，重叠部分的长度由阶梯状部分17a的宽度w1限定。与现有的半导体结构(其中重叠长度为约0.2μm)相比，图1A所示的半导体结构1具有较小重叠长度(在从约0.03μm至约0.05μm的范围内)。减小的重叠长度将减小长度Lgs和Lgd，这将进而减小半导体结构1的导通电阻。
图2A至2H是根据本发明的一些实施例的制造CMOS-MEMS结构在各个阶段处的截面图。各个图已经简化为更好地理解本发明的创造性概念。
参照图2A，提供了衬底20。衬底20包括碳化硅(SiC)衬底、蓝宝石衬底或硅衬底。半导体衬底20还包括形成在两个不同的半导体材料层(诸如具有不同带隙的材料层)之间的异质结。例如，半导体衬底20包括未掺杂的窄带隙沟道层和宽带隙n型供体供应层。
在衬底20上形成缓冲层29。缓冲层29为后续形成的上面的层充当缓冲和/或过渡层。可以使用金属有机汽相外延(MOVPE)外延生长缓冲层29。缓冲层29可以用作界面以减小衬底20和后续形成的III-V化合物层之间的晶格失配。在一些实施例中，缓冲层29包括具有在约10纳米(nm)和约300nm之间的范围内的厚度的氮化铝(AlN)层。缓冲层29可以包括单层或多层。例如，缓冲层29可以包括在约800℃和约1200℃之间的温度下形成的低温AlN层(在图中未示出)和在约1000℃和约1400℃之间的温度下形成的高温AlN层(在图中未示出)。
在缓冲层29上形成第二III-V化合物层21。第二III-V化合物层21是由元素周期表中的III-V族制成的化合物。在本发明的一些实施例中，第二III-V化合物层21包括氮化镓(GaN)层。在一些实施例中，第二III-V化合物层21包括GaAs层或InP层。在一些实施例中，第二III-V化合物层21可以通过使用例如MOVPE外延生长，在MOVPE期间，使用含镓前体和含氮前体。含镓前体可以包括三甲基镓(TMG)、三乙基镓(TEG)或其它合适的含镓化学品。含氮前体可以包括氨(NH3)、叔丁基胺(TBAm)、苯肼或其它合适的化学品。
第二III-V化合物层21是未掺杂的。可选地，第二III-V化合物层21是非故意掺杂的，诸如由于用于形成第二III-V化合物层21的前体而轻掺杂有n型掺杂剂。在一些实施例中，第二III-V化合物层21具有从0.5μm至约10μm的范围内的厚度。
在第二III-V化合物层21上形成第一III-V化合物层23。第一III-V化合物层23是由元素周期表中的III-V族制成的化合物。第一III-V化合物层23和第二III-V化合物层21在组成上彼此不同。在本发明的一些实施例中，第一III-V化合物层23包括氮化铝镓(AlGaN)层。在一些实施例中，第一III-V化合物层23包括AlGaAs层或AlInP层。第一III-V化合物层23是故意掺杂的。在一些实施例中，第一III-V化合物层23具有从约5nm至约50nm的范围内的厚度。通过使用含铝前体、含镓前体和含氮前体的MOVPE在第二III-V化合物层21上外延生长第一III-V化合物层23。含铝前体包括三甲基铝(TMA)、三乙基铝(TEA)或其它合适的化学品。含镓前体包括TMG、TEG或其它合适的化学品。含氮的前体包括氨、TBAm，苯肼或其它合适的化学品。
在第二III-V化合物层21中和在第一III-V化合物层23的两个边缘处形成隔离区22。在一些实施例中，通过具有氧或氮的注入工艺形成隔离区22。
在第一III-V化合物层23和隔离层22上形成第一钝化层27。在一些实施例中，第一钝化层27具有在约和约之间的范围内的厚度。在一些实施例中，第一钝化层27包括氧化硅和/或氮化硅。在一些实施例中，通过实施使用SiH4和NH3气体的不具有等离子体的低压化学汽相沉积(LPCVD)方法形成第一钝化层27。操作温度在从约650℃至约800℃的范围内。操作压力在约0.1托和约1托的范围内。在具有等离子体的随后的工艺中，第一钝化层27保护下面的第一III-V化合物层23免受损害。
参照图2B，从第一钝化层27的顶面至部分第一III-V化合物层23形成两个开口27o。在第一钝化层27中的两个开口27o被光刻和蚀刻工艺限定以暴露部分第一III-V化合物层23。开口27o是阶梯状。在一些实施例中，阶梯位于第一钝化层27的侧壁的中部周围，并且因此阶梯状开口27o的上部的高度h3小于阶梯状开口27o的下部的高度h4。在一些实施例中，阶梯的宽度w2在从约0.03μm至约0.05μm的范围内。
参照图2C，在第一钝化层27上方沉积金属层241，填充到第一钝化层27的开口内并且接触第一III-V化合物层23。在一些实施例中，通过使用溅射、原子层沉积(ALD)或物理汽相沉积(PVD)操作沉积金属层241。在一些实施例中，金属层241包括Au、Al、Ti、Ni、Au或Cu。金属层241具有位于图2B中所示的开口27o上方的两个开口241o。
参照图2D，在金属层241上放置光刻胶(或掩模)241m并且填充到金属层241的开口241o中。图案化光刻胶241m以用作蚀刻掩模。
参照图2E，对光刻胶241m实施回蚀刻操作以从金属层241的顶面去除光刻胶并且剩余的光刻胶241m1设置在金属层241的开口中。如图2E所示，剩余的光刻胶241m1的顶面低于金属层241的顶面。然而，剩余的光刻胶241m1的顶面可以与金属层241的顶面在大致相同的高度或更高的高度处。光刻胶层可以用作后续操作的蚀刻掩模。本领域的普通技术人员将认识到很多变型、修改和替换。
参照图2F，通过蚀刻操作去除未被光刻胶241m1覆盖的金属层241，实施诸如反应离子蚀刻(RIE)工艺蚀刻金属层241的暴露部分并且蚀刻到暴露下面的第一钝化层27。在蚀刻操作后可以获得源极区24和漏极区25。在形成源极区24和漏极区25后去除光刻胶层241m1。在蚀刻操作期间，光刻胶241m与金属层241的凹进的侧壁反应并且形成耐RIE的副产物。副产物可以是围绕金属层241的凹进的侧壁的三角区域(从截面图看)的形式。由于副产物区耐RIE，并且同时，副产物区设置在位于第一钝化层27的侧壁处的阶梯上方，用作蚀刻停止层以阻止金属层进一步向下蚀刻到第一钝化层27的开口。在蚀刻操作期间，第一钝化层27保护下面的第一III-V化合物层23免受损害。
注意，通过自对准工艺形成源极区24和漏极区25，其中光刻胶241m1用作限定源极区24和漏极区25的形状的蚀刻掩模。
接着，在源极区24、漏极区25和第一钝化层27上可选择地地沉积保护层(未示出)。在一些实施例中，保护层包括诸如SiO2或Si3N4的介电材料。在一个实例中，保护层是Si3N4，并且通过实施等离子体增强的化学汽相沉积(PECVD)方法形成保护层。
参照图2G，在源极区24、漏极区域25和第一钝化层27上沉积第二钝化层28。在一些实施例中，第二钝化层28在从约3nm至约20nm的厚度范围内。在一些实例中，第二钝化层28包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。在一个实施例中，通过原子层沉积(ALD)方法形成第二钝化层28。AID方法是基于汽相化学工艺的连续使用。多数ALD反应是使用两种化学品，通常称为前体。这些前体以连续的方式一次与一个表面反应。通过反复地暴露前体于生长表面，沉积第二钝化层28。ALD方法提供了具有高品质的第二钝化层28的均匀的厚度。在一个实例中，第二钝化层28是氧化锆。在一些实施例中，第一前体包括四[乙基甲基]锆(TEMAZr)或氯化锆(ZrCl4)。在一些实施例中，第二前体包括为了氧化第一前体材料以形成单层的氧。在一些实例中，第二前体包括臭氧(O3)、氧、水(H2O)、N2O或H2O2。在其它实施例中，通过等离子体增强化学汽相沉积(PECVD)或低压化学汽相沉积(LPCVD)形成第二钝化层28。
参照图2H，在第二钝化层28和第一钝化层27中形成开口。在源极区24和漏极区25之间设置开口以暴露第一III-V化合物层23的顶面。然后在开口中沉积金属层以形成栅极区26。在一些实施例中，栅极区26包括难熔金属或它的化合物，例如钛(Ti)、氮化钛(TiN)、钛钨(TiW)和钨(W)。可选地，栅极区26包括镍(Ni)、金(Au)或铜(Cu)。
如上所述，减小源极区和第一钝化层的重叠宽度以及漏极区和第一钝化层的重叠宽度将减小半导体结构的导通电阻。如图2F所示，在蚀刻操作期间，光刻胶241m与金属层241的凹进的侧壁反应并且形成耐RIE的副产物。副产物可以是围绕金属层241的凹进的侧壁的三角区域(从截面图看)的形式。由于副产物区耐RIE，并且同时，在第一钝化层27的侧壁处的阶梯上方设置副产物区，用作蚀刻停止层以阻止金属层进一步向下蚀刻至第一钝化层27的开口。在蚀刻操作期间，第一钝化层27保护下面的第一III-V化合物层23免受损害。因此，不需要进一步的光刻胶用于金属层蚀刻以形成源极区24和漏极区25。因此，与使用进一步的光刻胶用于金属蚀刻以形成源极区或漏极区的现有方法相比，如图2A-2H所示的操作将降低制造成本。
此外，如图2B所示，源极/漏极区和第一钝化层的重叠宽度被第一钝化层27的阶梯状的侧壁的宽度w2限定。与现有的半导体结构相比(其中重叠宽度是约0.2μm)，通过图2A-2H所示的操作形成的半导体结构具有更小的重叠宽度(在从约0.03μm至约0.05μm的范围内)。减小的重叠宽度将减小半导体器件的导通电阻，这将进而增强半导体器件的性能。
图3A至图3F是根据本发明的一些实施例的制造CMOS-MEMS结构在各个阶段处的截面图。图3A至图3F所示的制造步骤类似于图2C至图2H中的制造步骤，除了图3A中的制造步骤之外，通过CVD操作在金属层241上进一步沉积硬掩模31。在一些实施例中，硬掩模31衬里金属层241的开口241o的侧壁和加热元件底部上方。随后，去除未在开口241o中的部分硬掩模31。参照图3D，将去除部分硬掩模31，并且仅部分源极区24和漏极区31被硬掩模31覆盖。在一些实施例中，硬掩模31包括氮化物或氧化物。在一些实施例中，硬掩模31的厚度在从至的范围内。
鉴于以上，本发明提供了通过减小源极/漏极区和钝化层的重叠宽度而具有较小的导通电阻的半导体结构。此外，本发明提供了通过使用自对准操作而不使用额外的光刻胶或硬掩模以形成源极/漏极区的用于制造半导体结构的方法。
本发明的实施例提供了半导体器件。半导体器件包括衬底、位于衬底上方的第一III-V化合物层、位于第一III-V化合物层上的第一钝化层、源极区和漏极区。源极区穿过第一钝化层以电接触第一III-V化合物层。漏极区穿过第一钝化层以电接触第一III-V化合物层。与源极区接触的第一钝化层的侧壁包括阶梯状。
在上述半导体器件中，其中，与所述第一钝化层的所述阶梯状重叠的所述源极区的部分的宽度在从0.03μm至0.05μm的范围。
在上述半导体器件中，其中，所述第一III-V化合物层包括AlGaAs或AlInP。
在上述半导体器件中，其中，所述第一III-V化合物层包括凹槽，并且所述源极区位于所述第一III-V化合物层的所述凹槽的底面上。
在上述半导体器件中，其中，所述阶梯状的下部的高度大于所述阶梯状的上部的高度。
在上述半导体器件中，还包括衬里所述源极区的凹槽的底部和侧壁的硬掩模。
在上述半导体器件中，还包括第二钝化层，所述第二钝化层位于所述第一钝化层上方并且覆盖未被所述第一钝化层覆盖的所述源极区的暴露部分。
在上述半导体器件中，还包括位于所述第一III-V化合物层和所述衬底之间的第二III-V化合物层。
在上述半导体器件中，还包括位于所述第一III-V化合物层和所述衬底之间的第二III-V化合物层，其中，所述第二III-V化合物层包括GaN、GaAs或InP。
在上述半导体器件中，还包括穿过所述第一钝化层并且设置在所述第一III-V化合物层上的栅极区。
本发明的实施例提供了高电子迁移率晶体管(HEMT)。HEMT包括衬底、位于衬底上方的第一III-V化合物层、位于第一III-V化合物层上的第一钝化层、源极区和漏极区。源极区穿过第一钝化层以电接触第一III-V化合物层。漏极区穿过第一钝化层以电接触第一III-V化合物层。源极区的上部覆盖第一钝化层，并且覆盖第一钝化层的上部的宽度在从约0.03μm至约0.05μm的范围。
在上述高电子迁移率晶体管中，其中，所述第一III-V化合物层包括凹槽，并且所述源极区与所述凹槽的底面接触。
在上述高电子迁移率晶体管中，还包括第二钝化层，所述第二钝化层位于所述第一钝化层上方并且覆盖未被所述第一钝化层覆盖的所述源极区的暴露部分。
在上述高电子迁移率晶体管中，还包括位于所述第一III-V化合物层和所述衬底之间的第二III-V化合物层。
在上述高电子迁移率晶体管中，还包括位于所述第一III-V化合物层和所述衬底之间的第二III-V化合物层，其中，所述第二III-V化合物层和所述第一III-V化合物层包括不同的材料。
本发明的实施例提供了制造半导体器件的方法，包括：提供衬底，在衬底上方形成第一III-V化合物层，在第一III-V化合物层上方形成第一钝化层，从第一钝化层的顶面至第一III-V化合物层形成第一开口，每个开口都具有位于第一钝化层处的阶梯状的侧壁，在第一钝化层上方和第一开口中沉积金属层，金属层具有位于相应的第一开口之上的第二开口，以及去除部分金属层以形成源极区和漏极区。
在上述方法中，其中，形成所述源极区和所述漏极区还包括：在所述金属层上方和所述第二开口中放置光刻胶；去除部分所述光刻胶直到剩余的所述光刻胶位于所述第二开口中；以及蚀刻未被所述光刻胶覆盖的部分所述金属层以形成所述源极区和所述漏极区。
在上述方法中，其中，使用溅射、原子层沉积(ALD)或物理汽相沉积(PVD)沉积所述金属层。
在上述方法中，其中，所述阶梯状侧壁的阶梯宽度在从0.03μm至0.05μm的范围内。
在上述方法中，在去除部分所述金属层之前，还包括形成衬里所述金属层的所述第二开口的硬掩模。
此外，说明书中描述的工艺、机器、制造和物质的组成、方式、方法和步骤的特定实施例并不意在限制本发明的范围。本领域技术人员将很容易的理解现存的或以后待开发的本公开的内容、工艺、机器、制造和物质的组成、方式、方法或步骤，并且根据本发明可以利用的在此描述的相应实施例实施大致相同的功能或实现基本相同的结果。因此，附属权利要求意在包括诸如工艺、机器、制造和物质的组成、方式、方法和步骤/操作的范围内。此外，每个权利要求构成单独的实施例，并且各个权利要求和实施例的组合也在本公开的范围内。

Claims (1)

1.一种半导体器件，包括：
衬底；
第一III-V化合物层，位于所述衬底上方；
第一钝化层，位于所述第一III-V化合物层上；
源极区，穿过所述第一钝化层以电接触所述第一III-V化合物层；以及
漏极区，穿过所述第一钝化层以电接触所述第一III-V化合物层，
其中，与所述源极区接触的所述第一钝化层的侧壁包括阶梯状。
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