CN107154359A - 半导体封装结构及其制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 75
- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 238000010030 laminating Methods 0.000 claims abstract description 50
- 229910052751 metal Inorganic materials 0.000 claims description 39
- 239000002184 metal Substances 0.000 claims description 39
- 230000003014 reinforcing effect Effects 0.000 claims description 9
- 239000013078 crystal Substances 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 8
- 238000004026 adhesive bonding Methods 0.000 claims description 5
- 230000005611 electricity Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 4
- 239000003292 glue Substances 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical class 0.000 claims description 4
- 238000003825 pressing Methods 0.000 claims description 3
- 238000012545 processing Methods 0.000 abstract description 12
- 238000001816 cooling Methods 0.000 abstract description 5
- 239000011248 coating agent Substances 0.000 abstract description 4
- 238000000576 coating method Methods 0.000 abstract description 4
- 230000009467 reduction Effects 0.000 abstract description 3
- 239000010949 copper Substances 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 12
- 229910052802 copper Inorganic materials 0.000 description 12
- 239000000463 material Substances 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 239000004411 aluminium Substances 0.000 description 5
- 239000000919 ceramic Substances 0.000 description 5
- 230000017525 heat dissipation Effects 0.000 description 5
- 241000196324 Embryophyta Species 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 239000011230 binding agent Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 238000003466 welding Methods 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000000875 corresponding effect Effects 0.000 description 3
- 239000006071 cream Substances 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 241000208340 Araliaceae Species 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 2
- 235000003140 Panax quinquefolius Nutrition 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000005496 eutectics Effects 0.000 description 2
- 235000008434 ginseng Nutrition 0.000 description 2
- 238000007731 hot pressing Methods 0.000 description 2
- 238000006263 metalation reaction Methods 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910017083 AlN Inorganic materials 0.000 description 1
- 229910000962 AlSiC Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000831 Steel Inorganic materials 0.000 description 1
- 229910010165 TiCu Inorganic materials 0.000 description 1
- -1 aluminium Chemical class 0.000 description 1
- 238000010009 beating Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- UGKDIUIOSMUOAW-UHFFFAOYSA-N iron nickel Chemical compound [Fe].[Ni] UGKDIUIOSMUOAW-UHFFFAOYSA-N 0.000 description 1
- 230000035800 maturation Effects 0.000 description 1
- 229940127554 medical product Drugs 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000004021 metal welding Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000010257 thawing Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3672—Foil-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
- H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
- H01L2224/40139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous strap daisy chain
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- Power Engineering (AREA)
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- Manufacturing & Machinery (AREA)
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- Materials Engineering (AREA)
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Abstract
本发明公开一种半导体封装结构及其制造方法。半导体封装结构包括提供第一表面贴合元件、第一电路板以及第二电路板；第一表面贴合元件包含第一晶片以及一导电架，第一导电架包括有相连的第一载板以及第一金属件；第一晶片的第一侧电性相接于第一导电架的第一载板；第一晶片的第二侧与第一金属件分别通过一第一焊垫、一第二焊垫连接到第一电路板；第二电路板与第一载板连接，使第一表面贴合元件位于第一电路板以及第二电路板之间。本发明提供双面冷却散热的性能、具有防电磁波干扰效；使用表面贴合技术简化制程及生产成本；有效降低电阻，满足于车用电子产品的高电流的需求；无需传统封装中的打线制程，易于生产与重工，可靠度高。
Description
技术领域
本发明有关于一种半导体封装制程，特别是一种提供双面散热功能的半导体封装结构及其制造方法。
背景技术
高度集成、微型化的半导体产品不仅是消费型产品的潮流，同时也逐步渗透至电机控制应用。与此同时，无刷直流电机马达(Brushless DC motor，简称BLDC)在车用电子、医疗产品设备，或是家电产品等众多市场也呈现相同态势，其所占市场比重正逐渐超过其他各类电机。随着对BLDC电机需求的不断增长以及相关电机技术的日渐成熟，BLDC电机控制系统的开发策略已逐渐从分立式电路发展成功率模块形式。
基本电机系统如图16所示包含三个主要单元：功率电子元件、栅极驱动器和控制单元。除了将分立式功率电子元件，如IGBT，快速顺向功率二极管(FRD)，MOSFET，与其他相关零件及温度检测装置，包装成模块外，也有些应用将栅极驱动器整合到模块里，除三相控制完全整合在同一模块中，在有些大电流的应用中也有封成单相模块的。此类功率模块是属于大电流功率以及大电流的应用，其所使用的半导体元件会产生相当大的热量，因此传统规划的模块封装体散热能力显得不足，需要额外的散热设计，以便有效地释放热量。
这些公知技术虽然能合理运作并有一定的效果，然而存有一些缺陷如美国专利公开第20090160044号，第20130020694号，以及20130020694号，就公开有相关的技术。首先，传统功率模块制作的方式是以晶片黏贴(Die Attach)加上打线(wire bonding)为主，另有将铝线改成铝带(Aluminum ribbon)的作法，或是使用导电率与散热能力较佳的铜材，如铜线或铜带(copper ribbon)来降低线阻。如前所述，由于传统作法是将功率模块中的功率晶片使用打线的方式进行电气连接，功率晶片所产生的热能不容易被有效的散热。
此外，由于使用打线方式，寄生电感增大从而影响操作频率。再者，寄生电感所引发的电磁干扰(EMI)也是一个不能被忽略的技术问题，需要被抑制。关于前述散热问题，虽然当前有双面冷却的技术被提出，并被使用在混合动力的汽车上，但是还是以晶片黏贴方式进行组装，生产程序复杂，良率控制不佳，晶片测试涵盖率不足与特性匹配不易等问题，造成成品功效不一致。
分立式组件组装电子电路有其简易性，生产成本低，可大量生产等好处，目前大部分电路板也是以此种方式生产。功率模块具备良好的可靠度与散热能力优越的优点。如何结合这两种不同的组装技术的优点，完成具有双面冷却能力，生产简单的功率模块是此次重点。
有鉴于此，本发明有感上述缺陷提出一种设计合理并有效改善上述缺陷的制造方法及其封装结构。
发明内容
本发明的主要目的在于提供一种半导体封装结构及其制造方法，具有双面散热的技术效果。
本发明其中一个实施例提供一种半导体封装结构的制造方法，包括下列步骤：
提供第一表面贴合元件，第一表面贴合元件由第一晶片与第一导电架所构成，其中第一导电架包含第一载板与第一金属件，第一载板与第一金属件相连并形成第一容置区，并使第一晶片位于第一容置区。第一晶片的第一侧电性相接第一载板；
然后，提供第一电路板与第一表面贴合元件结合，其中第一晶片的第二侧与第一金属件分别通过第一焊垫、第二焊垫连接到第一电路板。
提供第二电路板与第一载板连接，使第一表面贴合元件位于第一电路板以及第二电路板之间。
优选地，第一焊垫以及第二焊垫连接于第一电路板上的同一平面。
优选地，第一表面贴合元件还包括第一强化晶片，通过第一电路板上的金属层连接到第一晶片的第二侧。
优选地，提供第二电路板步骤后，更进一步包括：形成一闭回路金属环，设置于第一电路板与第二电路板之间，并围绕第一表面贴合元件。
优选地，提供第二电路板的步骤后，更进一步包括：涂布固定胶于第一电路板以及第二电路板之间。
优选地，在提供第一表面贴合元件的步骤前，包括：使用蚀刻法、冲压法、黏接法、植球法以及印刷法其中之一，在第一导电架上形成该第一金属件。
本发明另一实施例提供一种半导体封装结构，包括有第一表面贴合元件、第一电路板以及第二电路板；第一表面贴合元件包括有第一导电架与第一晶片，第一导电架包含第一载板与第一金属件，第一载板与第一金属件相连并形成第一容置区；第一晶片，位于第一容置区，第一晶片的第一侧电性连接第一载板；一第一电路板与第一表面贴合元件结合，第一晶片的第二侧与第一金属件分别通过第一焊垫、第二焊垫连接到第一电路板；第二电路板与第一载板连接，使第一表面贴合元件位于第一电路板以及第二电路板之间。
优选地，第一焊垫以及第二焊垫连接于第一电路板上的同一平面。
优选地，第一表面贴合元件还包括一第一强化晶片，通过第一电路板上的一金属层连接到第一晶片的第二侧。
优选地，第一晶片为绝缘栅极双极型电晶体或金属氧化物半导体场效电晶体，第一强化晶片为功率二极管。
优选地，半导体封装结构还包括一闭回路金属环，闭回路金属环设置于第一电路板与第二电路板之间，并围绕第一表面贴合元件。
优选地，半导体封装结构还包括有一第二表面贴合元件，第二表面贴合元件包括有：一第二导电架及一第二晶片。第二导电架包含一第二载板与一第二金属件，第二载板与第二金属件相连形成一第二容置区。第二晶片位于第二容置区，第二晶片的一第二侧电性连接于第二载板；第二晶片的第二侧与第二金属件分别通过一第三焊垫、一第四焊垫连接到该第一电路板。
优选地，半导体封装结构还包含有一第一散热片以及一第二散热片，第一散热片相接于第一电路板，第二散热片相接于第二电路板。
本发明至少具有下列技术效果：
提供双面冷却散热(double side cooling)的性能，并且具备低热电阻的优势。
提供防电磁波干扰(EMI)的技术功效。
使用表面贴合技术(Surface mounting Technology，SMT)，能大为简化制程及生产成本，有助于大量生产(Mass Production，MP)。
有效降低电阻，满足于车用电子产品的高电流的需求。
本发明提供的半导体封装结构无需传统封装中的打线制程，易于生产与重工(rework)，可靠度高。
与公知技术相比较，本发明所披露的半导体封装结构，不仅体积小，并且能容纳更多的功率晶片。
使用本发明所提供的半导体封装结构及其制造方法，其寄生电感大为降低，并且能提高操作频率。
为了能更进一步了解本发明之特征及技术内容，请参阅以下有关本发明之详细说明与附图，但是此等说明与所附附图仅用来说明本发明，而非对本发明的保护范围作任何的限制。
附图说明
图1是本发明半导体封装结构及其制造方法的第一流程图；
图2是本发明半导体封装结构及其制造方法的第二流程图；
图3是本发明半导体封装结构及其制造方法的第三流程图；
图4是本发明半导体封装结构及其制造方法的第四流程图；
图5是本发明半导体封装结构及其制造方法的导电框架第一制程示意图；
图6是本发明半导体封装结构及其制造方法的导电框架第二制程示意图；
图7是本发明半导体封装结构及其制造方法的导电框架第三制程示意图；
图8是本发明半导体封装结构及其制造方法的导电框架第四制程示意图；
图9是本发明半导体封装结构及其制造方法的第一表面贴合元件的示意图；
图10是本发明半导体封装结构及其制造方法的第一电路板示意图；
图11是本发明半导体封装结构及其制造方法的半导体封装结构的第一示意图；
图12是本发明半导体封装结构及其制造方法的半导体封装结构的第二示意图；
图13是本发明半导体封装结构及其制造方法的半导体封装结构的第三示意图；
图14是本发明半导体封装结构及其制造方法的半导体封装结构的第四示意图；
图15是本发明半导体封装结构及其制造方法的半导体封装结构的另一实施例示意图；
图16是本发明半导体封装结构及其制造方法的半导体封装结构应用于电路中的示意图。
附图标记说明
100 第一表面贴合元件
110 第一晶片
111 第一侧
112 第二侧
120 第一导电架
121 第一载板
1211 第一承接面
1212 第一传导面
122 第一金属件
123 第一容置区
140 导电层
150 FRD晶片
200 第一电路板
210 第一焊垫
220 第二焊垫
230 第三焊垫
240 第四焊垫
250 第五焊垫
260 第六焊垫
270 导电金属层
280 第一导热金属层
290 第一结合层
300 第二电路板
360 导电胶
370 第二导电层
380 第二导热金属层
390 第二结合层
400 金属柱
410 第一闭回路金属环
420 第二闭回路金属环
430 固定胶
500 第一散热片
510 第二散热片
600 导电框架
610 金属件
620 植球焊锡凸块
700 功率模块
710 功率元件
720 栅极驱动器
730 控制单元
740 马达单元
800 第二表面贴合元件
810 第二晶片
811 第一侧
812 第二侧
820 第二导电架
821 第二载板
8211 第二承接面
8212 第二传导面
822 第二金属件
823 第二容置区
850 FRD晶片
1000 电气连接端子
S100～S600 流程步骤
具体实施方式
以下借助于特定的具体实例说明本发明所披露半导体封装结构及其制造方法的实施方式，本领域普通技术人员可由本说明书所披露的内容轻易了解本发明的其他优点与功效。本发明亦可借助于其他不同的具体实施例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不悖离本发明的精神下进行各种修饰与变更。又本发明的附图仅为简单说明，并非依实际尺寸描绘，亦即未反应出相关构成的实际尺寸，先予叙明。以下的实施方式是进一步详细说明本发明的相关技术内容，但并非用以限制本发明的技术范畴。
请参考图1至图4，为本发明一实施例的半导体封装结构的制造方法的流程图。本发明实施例所提供的制造方法可应用于对相同或不同种类的元件进行封装。前述的元件例如是功率电晶体、集成电路元件或是二极管等。在功率模块之内的最重要功率半导体部件通常是绝缘栅极双极型电晶体(IGBT)或金属氧化物半导体场效电晶体(MOSFET)，也可以包括快速顺向功率二极管(FRD)，或是其他功率元件的组合，这类半导体部件通常由Si、SiC、GaN、GaAS或其它合适的材料制成。在本发明中以功率分立器件MOSFET为例进行说明。
在步骤S100中，提供第一表面贴合元件。第一表面贴合元件100请参考图9至图12，由第一晶片110以及第一导电架120构成，其中第一导电架120包含有相连的第一载板121以及第一金属件122。第一载板121以及第一金属件122形成第一容置区123。第一晶片110位于第一容置区123，第一晶片110的第一侧111电性相接第一载板121，第一金属件122与第一晶片110的第二侧112位于同一侧。
换句话说，第一晶片110的一侧电性连接于第一导电架120的第一载板121，且第一导电架120的第一金属件122位于第一晶片110的侧边。进一步说，第一金属件122的一端连接第一载板121，另一端通过第一焊垫210而连接第一电路板200。第一金属件122的另一端与第一晶片110的第二侧112位于同一侧。关于步骤S100的其他部分容后说明。
在步骤S200中，提供第一电路板与第一表面贴合元件结合，请配合参考请参考图9至图12。第一晶片110的第二侧112与第一金属件122分别通过第一焊垫210、第二焊垫220连接到第一电路板200。
换句话说，第一表面贴合元件100固定于第一电路板200，第一晶片110的第一侧111通过第一导电架120而电性连接于第一焊垫210，第一晶片110的第二侧112电性连接于第二焊垫220，其中第一焊垫210以及第二焊垫220可设计位于第一电路板200上的同一平面。关于步骤S200的其他部分容后说明。
在步骤S300中，提供第二电路板300与第一载板121连接，使第一表面贴合元件100位于第一电路板200以及第二电路板300之间，请配合参考图11以及图12。关于步骤S300的其他部分容后说明。
请参考图2，对步骤S100做进一步的说明。在步骤S100中，还进一步包含：步骤S110，晶片表面金属化；步骤S111，形成金属件；以及步骤S112，固定晶片于导电架S112。
在步骤S110中，晶片表面金属化。提供表面金属化的晶片，以第一晶片110以金属氧化物半导体场效电晶体(MOSFET)为例，如图11第一晶片110的第一侧111为漏极(Drain)，通过导电层140贴合于第一导电架120，第二侧112包含有栅极(Gate)以及源极(Source)。栅极以及源极表面分别形成有对应于栅极的第二焊垫220，以及对应于源极的第三焊垫230，原本焊垫一般是铝等金属，无法直接与电路板焊接使用的焊料作连接，需使用无电电镀制程、溅镀制程、以及蒸镀制程所构成的组合其中之一，对第一晶片110进行表面金属化，形成TiCu，NiAu等金属或合金焊垫。
在步骤S111中，能使用蚀刻法、冲压法、黏接法、植球法，以及印刷法所构成的组合其中之一，在导电框架上形成金属件，请参考图5至图8。导电框架600的材质可以是铜、铜合金或铁镍等具有电气传导能力的金属或合金，导电框架600一般是平板状，其表面可以镀上锡、银、锡银铜合金、镍或镍合金等，能与锡相接合的金属或合金。
步骤S110的形成金属件，有多种实施方式。如图5所示，导电框架600能利用蚀刻法或冲压法，将金属凸块形状的金属件610形成于导电框架600上，金属凸块的作用，主要是将晶片背面的漏极导引到与晶片正面的源极，栅极至同一平面，并与电路板做电气连接。如图6所示，或使用与晶片黏贴相同的黏接法将金属凸块610黏接在导电框架600上。如图7所示，或使用植球法，也就是打线机植球工艺，将打线所形成球型金属凸块620固定于导电框架600上。如图8所示，对于薄片，小于75um可以使用印刷法，将焊料、导电胶或烧结银印刷在导电框架600上。如图9所示，对导电框架600进行切割，从而形成包含有第一导电架120以及第一晶片110的第一表面贴合元件100。
步骤S112，固定晶片于导电架，如图5至图8所示，使用点胶、焊接，网版涂布、共晶焊接(Eutectic Soldering)、以及导电膜所构成的组合其中之一，将具有导电性的接合材料，把第一晶片100固定在第一导电架120。前述具有导电性的接合材料，也就是第一晶片100以及第一导电架120之间的导电层140，其材质可以是银胶、奈米银、烧结银、锡膏，以及铜膏等等，在此第一晶片100并不限于同一类型单一晶片，其可以是数颗IGBT或MOSFET晶片并联搭配数颗FRD的组合。最后进行切割分离，至此完成分立式功率元件封装，如图9所示，统称预先封装分立式功率元件。此分立式功率完件完成后，可以进行涵盖率更周全的测试与电气参数匹配筛选。
请参考图3，对步骤S200做进一步说明。在步骤S200中，还进一步包含：步骤S210，形成金属层于第一电路板；步骤S211，固定第一表面贴合元件于第一电路板。
在步骤S210中，请配合参考图10，使用热压贴附法或电镀法，将导电金属层270结合到第一电路板200上。第一电路板200作为搭载各元件的基板，可以使用绝缘陶瓷或金属核心电路板(Metal Core PCB，简称MCPCB)。以绝缘陶瓷基板做说明，导电金属层270的材质一般是铜(Cu)或铝(Al)等，使用前述的热压贴附法或电镀法将导电金属层270附着于绝缘陶瓷基板第一电路板200，提供电气、机械连接与散热路径。制程上采用直接铜结合工艺(Direct Bonding Copper，简称DBC)、直接电镀铜工艺(Direct Plating Copper，简称DPC)、直接铝结合工艺(Direct AluminumBonding，简称DAB)、活性金属焊工艺(AMB)，将导电金属层270结合到第一电路板200。
关于所述的绝缘陶瓷材料，可以是Al2O3，Si3N4，AlN，AlSiC等等。第一电路板200能进行单面或双面的金属层，如导电金属层270以及第一散热金属层280，前者作为第一电路板200上的电路区，后者作为散热用，容后说明。
在步骤S211中，固定第一表面贴合元件于第一电路板。请参考图11，此步骤使用的是表面黏着技术制程(Surface Mounting Technology，简称SMT)，将第一表面贴合元件100、第二表面贴合元件800、电气连接端子1000以及其他的元件(未绘出)放置固定与焊接在第一电路板200上。图11为方便说明，仅将单相电桥电路绘出，第一表面贴合元件100为上桥功率元件，第二表面贴合元件800为下桥功率元件。
请参考图11至图13。每一表面贴合元件至少包括一个功率晶片，在本发明中的第一晶片110为MOSFET或是IGBT，在此以MOSFET做说明。第一晶片110一侧的漏极通过第一导电架120而电性连接于第一焊垫210，第一晶片另一侧的栅极、源极，电性连接于第二焊垫220以及第三焊垫230。第一焊垫210、第二焊垫220，以及第三焊垫230位于第一电路板200的同一侧，另外第一表面贴合元件100内部置放一颗第一强化晶片，比如功率二极管或快速顺向功率二极管(FRD)晶片。在本发明中以FRD晶片150为例。FRD晶片150用以强化电路效能，第一晶片110与FRD晶片150同时被封入第一表面贴合元件100，且110的源极与FRD晶片150的阳极，通过第一电路板200上的270金属层将电路连接在一起。进一步说，第一强化晶片通过第一电路板200上的金属层270，而连接到第一晶片110的第二侧112。
另外下桥第二表面贴合元件800也相同，内部置放一颗FRD晶片850，强化电路效能，第二晶片810与FRD晶片850同时被封入第二表面贴合元件800，且810的源极与FRD晶片850的阳极，通过200上的金属层290将电路连接在一起。其中第二晶片810一侧的漏极通过第二导电架820而电性连接于第五焊垫250，第二晶片810另一侧的栅极对应于第四焊垫240，源极对应于第六焊垫260。第五焊垫250、第四焊垫240，以及第六焊垫260位于第一电路板200上的同一平面。
进一步说，第二表面贴合元件800包括有第二导电架820以及第二晶片810。第二导电架820包含第二载板821与第二金属件822，第二载板821与第二金属件822相连形成第二容置区823。第二晶片810位于第二容置区823，第二晶片810的第一侧811电性连接于第二载板821，且第二金属件822与第二晶片810的第二侧812位于同一侧。其中第二晶片810的第二侧812与第二金属件822分别通过第四焊垫240、第五焊垫250连接到第一电路板。
第一表面贴合元件100与第二表面贴合元件800的连接点，为此单相半桥的输出端，其系通过金属层270将上桥的源极通过第三焊垫230与下桥的漏极第五焊垫250连接一起，形成相位输出端(Phase Out)，将其他元件，如被动元件，Bootstrap Diode及驱动IC元件，预先组装的功率元件，电气端子元件，按表面黏着技术(SMT)流程，将所有零件放置固定于主电路基板200上，送入焊锡炉进行融化后固化。
其后，进行主电路基板200的电性连通测试与功能测试，以便在此阶段将不良品移除更换。
为配合元件形式不同，如驱动元件，可能提供的是裸晶形式，IC片需打连接线与主电路基板进行电性连通。另将IC片有打连接线的地方点胶固定强化。功率端子1000和信号端子除焊接外，也可通过超音波焊接在绝缘陶瓷基板的金属层上。
在步骤S300中，提供第二电路板，请配合参考图12。第二电路板300基本与第一电路板200相同，包含第二导电层370、第二散热金属层380。第二导电层370可以作为第二电路板300的电路，导电胶360可以是焊料，作用是固定结合第二电路板300以及第一表面贴合元件100与第二表面贴合元件800。第一表面贴合元件100与第二表面贴合元件800其漏极端电位不同，对应到第二导电层370的电路不能连接在一起。完成固化程序后，第二电路板300与图11组件接合在一起，形成三明治结构，此时已经具备双面散热能力。
在步骤S400中，形成电气连接端子，如图11中所示的电气连接端子1000。在步骤S500中，形成一闭回路金属环，设置于第一电路板200以及第二电路板300之间，并围绕第一表面贴合元件100，从而提供防止电磁波干扰(EMI)，关于步骤S500容后进一步说明。在步骤S600中，进行封胶作业。如图13，最后在成品四周涂布固定胶430于第一电路板200以及第二电路板300之间，除强化上下基板结合力外，也提供防潮防湿的能力，提高使用寿命。
本发明的一实施例中进一步配置有散热片，从而提供良好的散热功能，请参考图14。根据本发明提供的半导体封装结构的制造方法，适用于具有大电功率和大电流的应用，请配合参考图16，功率模块700包含许多功率元件710，在运作中会产生很高的热量，因此需要适当的散热媒介以便有效的释放由晶片产生的热量。本发明的半导体封装结构为薄型平面的三明治结构，非常适合各类型散热装置的添加与安装，如应用在插槽式散热装置，或简单如下常见的散热片，其包括下列步骤：形成第一散热金属层280于第一电路板200上，形成第二导热金属层380于第二电路板300上，贴附第一散热片500于第一导热金属层280，贴附第二散热片510于第二导热金属层380。
第一散热片500以及第二散热片510可以是铜或铝的金属材质，并使用金属锡膏等相关散热系数较佳材料作为第一结合层290以及第二结合层390，从而强化第一散热片500以及第一电路板200之间，第二散热片510以及第二电路板300之间的结合性能，达到最小热传导路径以及低热阻，大幅提升散热效能。
关于步骤S500，形成一闭回路金属环，请参考图4以及图15。为了进一步提供防止电磁波干扰(EMI)，形成一闭回路金属环，设置于第一电路板200与第二电路板300之间，并围绕第一表面贴合元件100。闭回路金属环进一步包含有第一闭回路金属环410、第二闭回路金属环420，以及金属柱400。
步骤S500进一步说明如下：提供第一闭回路金属环410，设置于第一电路板200上并围绕第一电路板200四周，将所有电子零件封闭于闭回路金属环410中。提供第二闭回路金属环420，设置于第二电路板300上，围绕第二电路板300四周。提供金属柱400，设置于第一电路板200以及第二电路板300之间，且金属柱400的两端分别电性连接于第一闭回路金属环410以及第二闭回路金属环420。金属柱400、第一闭回路金属环410，以及第二闭回路金属环420，可以接到第一电路板200以及第二电路板300上的适当电位点，比如接电点，从而起到强化防电磁波干扰的作用。
请参考图11至图16，本发明的半导体封装结构的制造方法，进一步包含有下列步骤：提供第二表面贴合元件800，第二表面贴合元件800由第二晶片810以及第二导电架820构成，其中第二导电架820包含有相连的第二载板821以及第二金属件822，如图11所示。第二载板821以及第二金属件822形成第二容置区823。第二晶片810位于第二容置区823，第二晶片810的一侧电性连接于第二导电架820的第二载板821，且第二导电架820的第二金属件822位于第二晶片810的侧边。换句话说，第二晶片820的第二侧812电性连接于第二载板821，且第二金属件822与第二晶片810的第二侧812位于同一侧。
然后固定第二表面贴合元件800于第一电路板200，第二晶片810的第一侧811通过第二导电架820而电性连接于第五焊垫250，第二晶片810的第二侧812电性连接于第四焊垫240与第六焊垫260，且第三焊垫230、第四焊垫240以及第五焊垫250位于第一电路板200上的同一平面。换句话说，第二晶片810的第二侧812与第二金属件822分别通过第五焊垫250与第四焊垫240、第六焊垫260而连接到第一电路板200。
如图13所示，将第二表面贴合元件800的一侧贴合于第二电路板300，使第二表面贴合元件800位于第一电路板200以及第二电路板300之间。
以上所述仅为本发明的较佳可行实施例，非因此局限本发明的保护范围，故凡运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的保护范围内。
Claims (13)
1.一种半导体封装结构的制造方法，其特征在于，包括：
提供一第一表面贴合元件，该第一表面贴合元件由一第一晶片与一第一导电架所构成，其中该第一导电架包含一第一载板与一第一金属件，该第一载板与该第一金属件相连并形成一第一容置区，并使该第一晶片位于该第一容置区，该第一晶片的一第一侧电性相接该第一载板；
提供一第一电路板与该第一表面贴合元件结合，其中该第一晶片的该第二侧与该第一金属件分别通过一第一焊垫、一第二焊垫连接到该第一电路板；以及
提供一第二电路板，与该第一载板连接，使该第一表面贴合元件位于该第一电路板以及该第二电路板之间。
2.如权利要求1所述的半导体封装结构的制造方法，其特征在于，该第一焊垫以及该第二焊垫连接于该第一电路板上的同一平面。
3.如权利要求1所述的半导体封装结构的制造方法，其特征在于，该第一表面贴合元件还包括一第一强化晶片，通过该第一电路板上的一金属层连接到该第一晶片的该第二侧。
4.如权利要求1所述的半导体封装结构的制造方法，其特征在于，该提供该第二电路板步骤后，更进一步包括：
形成一闭回路金属环，设置于该第一电路板与该第二电路板之间，并围绕该第一表面贴合元件。
5.如权利要求1所述的半导体封装结构的制造方法，其特征在于，提供一第二电路板的步骤后，更进一步包括：
涂布固定胶于该第一电路板以及该第二电路板之间。
6.如权利要求1所述的半导体封装结构的制造方法，其特征在于，在提供该第一表面贴合元件的步骤前，包括：
使用蚀刻法、冲压法、黏接法、植球法以及印刷法其中之一，在该第一导电架上形成该第一金属件。
7.一种半导体封装结构，其特征在于，包括：
一第一表面贴合元件，包括有：
一第一导电架，包含一第一载板与一第一金属件，该第一载板与该第一金属件相连并形成一第一容置区；及
一第一晶片，位于该第一容置区，该第一晶片的一第一侧电性连接该第一载板；
一第一电路板，与该第一表面贴合元件结合，该第一晶片的该第二侧与该第一金属件分别通过一第一焊垫、一第二焊垫连接到该第一电路板；以及
一第二电路板，与该第一载板连接，使该第一表面贴合元件位于该第一电路板以及该第二电路板之间。
8.如权利要求7所述的半导体封装结构，其特征在于，该第一焊垫以及该第二焊垫连接于该第一电路板上的同一平面。
9.如权利要求7所述的半导体封装结构，其特征在于，该第一表面贴合元件还包括一第一强化晶片，通过该第一电路板上的一金属层连接到该第一晶片的该第二侧。
10.如权利要求7所述的半导体封装结构，其特征在于，该第一晶片为绝缘栅极双极型电晶体或金属氧化物半导体场效电晶体，该第一强化晶片为功率二极管。
11.如权利要求7所述的半导体封装结构，其特征在于，还包括:
一闭回路金属环，设置于该第一电路板与该第二电路板之间，并围绕该第一表面贴合元件。
12.如权利要求7所述的半导体封装结构，其特征在于，还包括有：
一第二表面贴合元件，包括有：
一第二导电架，包含一第二载板与一第二金属件，该第二载板与该第二金属件相连形成一第二容置区；及
一第二晶片，位于该第二容置区，该第二晶片的一第二侧电性连接于该第二载板；
其中该第二晶片的该第二侧与该第二金属件分别通过一第三焊垫、一第四焊垫连接到该第一电路板。
13.如权利要求7所述的半导体封装结构，其特征在于，还包含有一第一散热片以及一第二散热片，该第一散热片相接于该第一电路板，该第二散热片相接于该第二电路板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610126464.6A CN107154359B (zh) | 2016-03-04 | 2016-03-04 | 半导体封装结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201610126464.6A CN107154359B (zh) | 2016-03-04 | 2016-03-04 | 半导体封装结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107154359A true CN107154359A (zh) | 2017-09-12 |
| CN107154359B CN107154359B (zh) | 2020-10-09 |
Family
ID=59792452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610126464.6A Withdrawn - After Issue CN107154359B (zh) | 2016-03-04 | 2016-03-04 | 半导体封装结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107154359B (zh) |
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Effective date of registration: 20190306 Address after: 214000 Liyuan Development Zone, Wuxi City, Jiangsu Province, 06-4 Block (100 Dicui Road), Building 1, 5 floors East Applicant after: WUXI U-NIKC SEMICONDUCTOR CO.,LTD. Address before: 214072 East of the 5th floor of No. 1 Building of Standard Factory Building, No. 100 Dicui Road, Liyuan Economic Development Zone, Wuxi City, Jiangsu Province Applicant before: WUXI YONGXUTAI MICRO-ELECTRONICS TECHNOLOGY CO.,LTD. |
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Granted publication date: 20201009 Effective date of abandoning: 20230625 |
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Granted publication date: 20201009 Effective date of abandoning: 20230625 |
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