CN107146783B - 将虚设图型用于套迭目标设计及套迭控制的方法 - Google Patents

将虚设图型用于套迭目标设计及套迭控制的方法 Download PDF

Info

Publication number
CN107146783B
CN107146783B CN201710116727.XA CN201710116727A CN107146783B CN 107146783 B CN107146783 B CN 107146783B CN 201710116727 A CN201710116727 A CN 201710116727A CN 107146783 B CN107146783 B CN 107146783B
Authority
CN
China
Prior art keywords
layer
dummy pattern
overlay
measurement
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201710116727.XA
Other languages
English (en)
Other versions
CN107146783A (zh
Inventor
朴东锡
周跃
M·卡拉柯依
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN107146783A publication Critical patent/CN107146783A/zh
Application granted granted Critical
Publication of CN107146783B publication Critical patent/CN107146783B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/26—Electron or ion microscopes; Electron or ion diffraction tubes
    • H01J37/28—Electron or ion microscopes; Electron or ion diffraction tubes with scanning beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70681—Metrology strategies
    • G03F7/70683—Mark designs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Analytical Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Electromagnetism (AREA)
  • Image Processing (AREA)

Abstract

所提供是将虚设图型用于套迭目标设计及套迭控制的方法。具体实施例包括在第一层上提供第一虚设图型作为集成电路(IC)用的外套迭目标；在第二层上提供与第二虚设图型相关联的图型作为用于测量套迭的目标；以及利用扫描式电子显微镜(SEM)获得该第一与第二虚设图型间的套迭测量。

Description

将虚设图型用于套迭目标设计及套迭控制的方法
技术领域
本发明是关于套迭目标设计及套迭控制。特别的是，本发明是关于纳米(nm)技术节点中用于半导体装置的套迭目标计量方面。
背景技术
硅晶圆按照循序步骤来制造，各阶段在晶圆上置放材料图型；按照这种方式，敷设全部由不同材料所制成的晶体管、接点等。为使最终装置正确作用，这些不同图型必须正确对准，例如，接点、线路及晶体管全都必须排列整齐。套迭控制界定此图型间对准的控制。其在集成电路(IC)制造中一直都扮演重要角色，有助于监控多层装置结构上的层间对准。任何种类的错位都可能造成短路及连接失效，进而影响晶圆厂良率及毛利率。套迭控制目前已变为更加至关重要，因为诸如双图型化与浸入微影等提升图型密度及创新技术的组合为基于图型的良率带来挑战。在因应逐渐更紧密的套迭预算时，兼具更高测量准确度/精密度及制程稳建性的套迭计量解决方案是关键因素。更高阶套迭控制与现场计量使用更小、微格栅或其它新颖的目标，正在变为对于成功提高产量及提升良率具有重要性。
更多半导体设计规则在缩小，据知套迭误差预算百分比相比于产品套迭预算有在提高。即使套迭改善程度小也颇令人期望，但对于非常小且容易跨布整体芯片分布的适当目标设计，并无提供套迭测量的现有方法。
因此，对于提供套迭目标设计的方法存在需求，可在半导体装置处理期间检测此套迭目标设计并且跨布整体芯片将其分布。
发明内容
本发明的一项态样是一种使用基于影像的套迭目标的方法，该套迭目标具有足以通过测量工具来测量以判断是否存在错位的尺寸、不因各个制程而产生缺陷、以及可跨布整个晶圆分布而无限制。
本发明的其它态样包括将此方法扩展到任何需要的制程工具参数，可将此等制程工具参数转换，诸如检测及控制局部化应力、热点、热预算等。
本发明的另外的态样及其它特征将会在以下说明中提出，并且对于审查以下内容的本领域技术人员部分将会显而易见，或可经由实践本发明来学习。可如随附权利要求中特别指出的内容来实现并且获得本发明的优点。
根据本发明，可通过一种方法来部分达到一些技术功效，该方法包括在第一层上提供第一虚设图型作为IC用的外套迭目标；在第二层上提供与第二虚设图型相关联的图型作为用于测量套迭的目标；以及利用扫描式电子显微镜(SEM)获得该第一与第二虚设图型间的套迭测量。
本发明的态样包括该第一层形成于衬底上方。一些态样包括该衬底是分划板。其它态样包括该衬底是晶圆。某些态样包括该套迭测量跨布该晶圆的整体扩展。进一步态样包括将该套迭测量与数据库中所储存该IC有关的信息作比较。又进一步态样包括基于该套迭测量与该数据库中所储存该IC有关的该信息间的差异来调整该第一与第二层上该IC的微影制程。其它态样包括该IC有关的该信息，包括层厚、层应力、光学套迭、或其它测量输出。附加态样包括基于该套迭测量来判定制程工具参数，该制程工具参数选自于局部化应力、热点或热预算。
本发明的另一态样是一种方法，包括：在第一层上提供第一虚设图型作为IC用的第一套迭目标；在第二层上提供第二虚设图型作为第二套迭目标；以及利用SEM获得该第一与第二虚设图型间的套迭测量，其中该第一与第二层当作图型层使用。
本发明的态样包括该第一与第二层当作多图型层使用。其它态样包括将该套迭测量与数据库中所储存该IC有关的信息作比较。又进一步态样包括基于该套迭测量与该数据库中所储存该IC有关的该信息间的差异来调整该第一与第二层上该IC的微影制程。附加态样包括该IC有关的该信息，包括层厚、层应力、光学套迭、或其它测量输出。一些态样包括该第一层形成于衬底上方。其它态样包括该衬底是分划板或衬底。进一步态样包括基于该套迭测量来判定制程工具参数，该制程工具参数选自于局部化应力、热点或热预算。再进一步态样包括在第三层上提供第三虚设图型作为第三套迭目标；以及利用该SEM获得该第一、第二与第三虚设图型间的该套迭测量。
本发明的另一态样是一种方法，其包括在第一层上提供第一虚设图型作为IC用的第一套迭目标，该第一层形成于衬底上方；在第二层上提供第二虚设图型作为第二套迭目标；利用SEM获得该第一与第二虚设图型间的套迭测量；将该套迭测量与数据库中所储存该IC有关的信息作比较；以及基于该套迭测量与该数据库中所储存该IC有关的该信息间的差异来调整该第一与第二层上该IC的微影制程，其中该第一与第二层当作多图型层使用。
本发明的另外态样及技术功效经由以下详细说明对于本领域技术人员将会轻易地变为显而易见，其中本发明的具体实施例单纯地通过经深思用以实行本发明的最佳模式的说明来描述。如将会了解的是，本发明能够是其它及不同的具体实施例，而且其数项细节能够在各种明显方面进行修改，全都不会脱离本发明。因此，附图及说明本质上要视为说明性，而不是作为限制。
附图说明
本发明是在随附图式的附图中举例来说明，但非作为限制，图中相似的附图标记是指类似的元件，并且其中：
图1根据一例示性具体实施例，绘示套迭目标制程流程图；
图2根据一例示性具体实施例，示意性绘示用于进行套迭目标制程的系统；
图3根据一例示性具体实施例，绘示套迭目标设计；
图4根据另一例示性具体实施例，绘示套迭目标制程流程图；
图5根据另一例示性具体实施例，绘示套迭目标设计；以及
图6根据又另一例示性具体实施例，绘示套迭目标设计。
具体实施方式
在以下说明中，为了阐释目的，提出许多特定细节以便透彻了解例示性具体实施例。然而，应显而易知的是，没有这些特定细节或利用等同配置也可实践例示性具体实施例。在其它实例中，众所周知的结构及装置是以方块图形式来展示，为的是要避免不必要地混淆例示性具体实施例。另外，除非另有所指，本说明书及权利要求中用来表达成分、反应条件等等的量、比率、及数值特性的所有数字都要了解为在所有实例中是以“约”一语来修饰。
图1根据一例示性具体实施例，绘示制程流程。在步骤101中，于第一层上提供第一虚设图型。第一层形成于衬底上方，诸如分划板或晶圆。第一虚设图型作用为IC用的外套迭目标。在步骤103中，提供图型，其与第二层上的第二虚设图型相关联，并且作用为用于测量套迭的目标。在步骤105中，使用SEM获得该第一与第二虚设图型间的套迭测量。在步骤107中，将出自SEM扫描的套迭测量与数据库中所储存IC有关的信息作比较。数据库中所储存信息的非限制性实施例包括层厚、层应力、光学套迭以及其它测量输出。在步骤109中，基于该套迭测量与该数据库中所储存该IC有关的该信息间的差异，在该第一与第二层上调整该IC的微影制程。本具体实施例的套迭测量可跨布整体晶圆或分划板场扩展。在某些具体实施例中，可判定基于该套迭测量的制程工具参数(步骤111)。该制程工具参数可包括，但不限于局部化应力、热点或热预算。
言及图2，所示根据一例示性具体实施例可用于测量及控制套迭对准的系统。该系统包括组配成用来在处理其上有形成IC的晶圆203期间测量套迭的SEM 201。SEM 201对包括数据库或与其相关联的处理器系统205提供套迭测量信息。将出自SEM 201扫描的套迭测量与数据库中所储存晶圆203有关的设计数据信息作比较。控制并调整晶圆203的微影制程207以便使套迭错位降到最小。如以上所述，可基于该套迭测量与该数据库中所储存该晶圆有关的该信息间的差异，在该第一与第二层上进行微影制程。
本文所述的制程可经由软件、硬件、固件、或其组合来实施。电脑系统包括至少一个处理器(即205)、至少一个记忆体、以及至少一个储存空间。举例来说，此记忆体包括动态储存空间、静态储存空间、或以上的组合。此电脑系统可耦接至显示器以及一或多个输入装置，例如键盘及指标装置。此显示器可用于提供一或多个GUI介面。此电脑系统配有图形卡。输入装置可由此电脑系统的使用者用于与(例如)GUI介面互动。储存空间可储存应用程式、布局数据(或信息)、遮罩设计规则、以及图型数据库(或存放库)。应用程式可包括通过此处理器执行时，令此电脑系统进行一或多道制程(例如：本文所述制程的一或多者)的指令(或电脑程序代码)。注意到的是，在各项态样中，本文中所述技术其中一些或全部回应于此处理器执行记忆体中所含一或多个处理器指令的一或多个序列而通过此电脑系统来进行。此类指令亦称为电脑指令、软件及程序代码，可自诸如储存装置或网路连结等另一电脑可读媒体读入记忆体。记忆体中所含指令的序列在执行时，令此处理器进行本文中所述方法步骤其中之一或多者。本发明的具体实施例不受限于硬件与软件的任何特定组合，除非本文中另有明确具体叙述。
言及图3，就锚定结构303将虚设图型301表示为套迭目标。大部分半导体分划板是以虚设图型填充，需将此虚设图型用于控制分划板透射因子，并且确保干蚀刻及化学机械研磨(CMP)制程有相同的负载效应，不受所用产品影响。在这项实施例中，虚设设计规则用于建立作为外套迭目标(即虚设图型301)的第一层。虚设图型301需要锚定结构303以确保虚设图型的未提起。在本具体实施例中，通过将锚定结构303当作第二目标使用，可准确记录套迭测量。
图4根据另一例示性具体实施例，绘示作为部分双图型化制程的制程流程。在步骤401中，就IC于两个双图型层其中第一者上提供第一虚设图型作为第一套迭目标。于衬底上方形成第一层。在步骤403中，于这两个双图型层其中第二者上形成第二虚设图型作为第二套迭目标。在步骤405中，利用SEM获得该第一与第二虚设图型间的套迭测量。在步骤407中，将该套迭测量与数据库中所储存该IC有关的信息作比较。在步骤409中，可基于该套迭测量与该数据库中所储存该IC有关的该信息间的差异，在该第一与第二层上调整该IC的微影制程。
言及图5，为第一与第二层当作双图型层使用的一实施例。使用此双图型化制程时，可按照或通过诸如GDS档案格式的数据库档案格式，将虚设图型501及503分成两种不同颜色或对比色调。在不同层上提供虚设图型501及503。虚设图型501与503间的距离、或两者重心间的距离可通过SEM来测量，并且当作套迭测量使用。另外，就更高密度套迭测量，在第三层上形成第三虚设图型并当作第三套迭目标使用，以及该SEM可获得该第一、第二与第三虚设图型间的套迭测量。
凭借本方法，虚设图型可在更高密度套迭测量时当作新目标使用。已仅当作填充材料使用的虚设图型转换成计量目标，包括但不限于厚度及OCD。此等虚设图型可当作多套迭目标使用。取决于半导体制程流程中的制点，有可能获得来自多层的信息。言及图6，在这项实施例中，可按照或通过诸如GDS档案格式的数据库档案格式，利用不同颜色或对比色调来视觉化多达四层(601、602、603及604)。
本发明的具体实施例可达到数种技术功效，包括对晶圆上任何给定位置的准确读取及信赖度，不需要附加目标设计。本文中所述的方法提供更接近传统套迭目标的位置而无限制，跨布分划板场分布而不产生缺陷，并且可轻易扩展到未来世代。本发明在各种工业应用的任一者中享有产业利用性，例如，微处理器、智慧型手机、行动电话、蜂巢式手机、机上盒、DVD录影机与播放器、车辆导航、印表机与周边装置、网路与电信设备、游戏系统、以及数位照相机。因此，本发明在各种类型的高度整合型半导体装置的任一者中享有产业利用性，尤其是纳米技术节点。
在前述说明中，本发明参照其具体例示性具体实施例来说明。然而，将会证实可对其进行各种修改及变更，但不会脱离本发明的更广泛精神与范畴，如权利要求书中所提。本说明书及附图从而要视为说明性而非作为限制。了解的是，本发明能够使用各种其它组合及具体实施例，并且在如本文中所表达，能够在本发明概念的范畴内作任何变更或修改。

Claims (20)

1.一种套迭目标计量的方法，该方法包含：
在第一层上提供第一虚设图型作为集成电路(IC)用的外套迭目标；
在第二层上提供与第二虚设图型相关联的图型作为用于测量套迭的目标；
利用扫描式电子显微镜(SEM)通过测量该第一虚设图型与该第二虚设图型的重心以获得该第一虚设图型与该第二虚设图型间的套迭测量，其中该第一虚设图型与该第二虚设图型分成不同颜色或对比色调；以及
基于该套迭测量来判定制程工具参数。
2.如权利要求1所述的方法，其中该第一层形成于衬底上方。
3.如权利要求2所述的方法，其中该衬底是分划板。
4.如权利要求3所述的方法，其中该套迭测量跨布该分划板的整体扩展。
5.如权利要求2所述的方法，其中该衬底是晶圆。
6.如权利要求5所述的方法，其中该套迭测量跨布该晶圆的整体扩展。
7.如权利要求1所述的方法，更包含：
将该套迭测量与数据库中所储存该IC有关的信息作比较。
8.如权利要求7所述的方法，更包含：
基于该套迭测量与该数据库中所储存该IC有关的该信息间的差异来调整该第一层与该第二层上该IC的微影制程。
9.如权利要求8所述的方法，其中该IC有关的该信息包括层厚、层应力、或光学套迭。
10.如权利要求1所述的方法，其中，该制程工具参数是选自于局部化应力、热点或热预算。
11.一种套迭目标计量的方法，该方法包含：
在第一层上提供第一虚设图型作为集成电路(IC)用的第一套迭目标；
在第二层上提供第二虚设图型作为第二套迭目标；
利用扫描式电子显微镜(SEM)通过测量该第一虚设图型与该第二虚设图型的重心以获得该第一虚设图型与该第二虚设图型间的套迭测量，其中该第一虚设图型与该第二虚设图型分成不同颜色或对比色调；以及
基于该套迭测量来判定制程工具参数，
其中该第一层与该第二层当作图型层使用，
其中该第一虚设图型与该第二虚设图型当作填充材料使用。
12.如权利要求11所述的方法，其中该第一层与该第二层当作多图型层使用。
13.如权利要求11所述的方法，更包含：
将该套迭测量与数据库中所储存该IC有关的信息作比较。
14.如权利要求13所述的方法，更包含：
基于该套迭测量与该数据库中所储存该IC有关的该信息间的差异来调整该第一层与该第二层上该IC的微影制程。
15.如权利要求14所述的方法，其中该IC有关的该信息包括层厚、层应力、或光学套迭。
16.如权利要求11所述的方法，其中该第一层形成于衬底上方。
17.如权利要求16所述的方法，其中该衬底是分划板或晶圆。
18.如权利要求11所述的方法，其中，该制程工具参数是选自于局部化应力、热点或热预算。
19.如权利要求11所述的方法，更包含：
在第三层上提供第三虚设图型作为第三套迭目标；以及
利用该SEM获得该第一、第二与第三虚设图型间的该套迭测量。
20.一种套迭目标计量的方法，该方法包含：
在第一层上提供第一虚设图型作为集成电路(IC)用的第一套迭目标，该第一层形成于衬底上方；
在第二层上提供第二虚设图型作为第二套迭目标；
利用扫描式电子显微镜(SEM)通过测量该第一虚设图型与该第二虚设图型的重心以获得该第一虚设图型与该第二虚设图型间的套迭测量，其中该第一虚设图型与该第二虚设图型分成不同颜色或对比色调；
将该套迭测量与数据库中所储存该IC有关的信息作比较；
基于该套迭测量与该数据库中所储存该IC有关的该信息间的差异来调整该第一层与该第二层上该IC的微影制程；以及
基于该套迭测量来判定制程工具参数，
其中该第一层与该第二层当作多图型层使用，
其中该第一虚设图型与该第二虚设图型当作填充材料使用。
CN201710116727.XA 2016-03-01 2017-03-01 将虚设图型用于套迭目标设计及套迭控制的方法 Expired - Fee Related CN107146783B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/057,727 US9633915B1 (en) 2016-03-01 2016-03-01 Method of using dummy patterns for overlay target design and overlay control
US15/057,727 2016-03-01

Publications (2)

Publication Number Publication Date
CN107146783A CN107146783A (zh) 2017-09-08
CN107146783B true CN107146783B (zh) 2020-12-01

Family

ID=58546493

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710116727.XA Expired - Fee Related CN107146783B (zh) 2016-03-01 2017-03-01 将虚设图型用于套迭目标设计及套迭控制的方法

Country Status (3)

Country Link
US (1) US9633915B1 (zh)
CN (1) CN107146783B (zh)
TW (1) TWI660657B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220026101A (ko) 2020-08-25 2022-03-04 삼성전자주식회사 반도체 장치 제조 시스템
US20230304183A1 (en) * 2022-03-22 2023-09-28 Applied Materials, Inc. Methods and apparatus for altering lithographic patterns to adjust plating uniformity

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251745B1 (en) * 1999-08-18 2001-06-26 Taiwan Semiconductor Manufacturing Company Two-dimensional scaling method for determining the overlay error and overlay process window for integrated circuits
DE60108082T2 (de) * 2001-05-14 2005-10-13 Infineon Technologies Ag Verfahren zu Durchführung einer Ausrichtungsmessung von zwei Mustern in unterschiedlichen Schichten eines Halbleiterwafers
US8010207B2 (en) 2002-10-31 2011-08-30 Medtronic, Inc. Implantable medical lead designs
US7065737B2 (en) * 2004-03-01 2006-06-20 Advanced Micro Devices, Inc Multi-layer overlay measurement and correction technique for IC manufacturing
EP2463892B1 (de) * 2010-12-13 2013-04-03 EV Group E. Thallner GmbH Einrichtung, Vorrichtung und Verfahren zur Ermittlung von Ausrichtungsfehlern
US9093458B2 (en) * 2012-09-06 2015-07-28 Kla-Tencor Corporation Device correlated metrology (DCM) for OVL with embedded SEM structure overlay targets
US9449943B2 (en) * 2013-10-29 2016-09-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of balancing surfaces of an embedded PCB unit with a dummy copper pattern

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
光刻系统层间套刻精度的评估;黄印权;《电子工业专用设备》;19911030(第04期);全文 *

Also Published As

Publication number Publication date
TW201737769A (zh) 2017-10-16
CN107146783A (zh) 2017-09-08
US9633915B1 (en) 2017-04-25
TWI660657B (zh) 2019-05-21

Similar Documents

Publication Publication Date Title
US10249523B2 (en) Overlay and semiconductor process control using a wafer geometry metric
US20190384882A1 (en) Methodology of incorporating wafer physical measurement with digital simulation for improving semiconductor device fabrication
CN104736962A (zh) 用于估计及校正偏移目标不准确度的方法
US9007571B2 (en) Measurement method of overlay mark
US20120198404A1 (en) Defect inspection supporting apparatus and defect inspection supporting method
US9244365B2 (en) Method for measuring pattern misalignment
CN107146783B (zh) 将虚设图型用于套迭目标设计及套迭控制的方法
US11978679B2 (en) Substrate with cut semiconductor pieces having measurement test structures for semiconductor metrology
KR102496148B1 (ko) 반도체 웨이퍼 검사를 위한 방법 및 그 시스템
Inoue et al. Review of scanning electron microscope-based overlay measurement beyond 3-nm node device
US20170052458A1 (en) Diffractive overlay mark
US7982155B2 (en) System of testing semiconductor devices, a method for testing semiconductor devices, and a method for manufacturing semiconductor devices
US10508900B2 (en) Three-dimensional scatterometry for measuring dielectric thickness
CN109994414B (zh) 重叠结构
JP5087928B2 (ja) 半導体装置の歩留まり算出方法及びコンピュータプログラム
KR100779922B1 (ko) 반도체 소자 검사 시스템
US9410902B1 (en) Overlay measurement method
US20230013886A1 (en) Measurement map configuration method and apparatus
CN110416106A (zh) Ocd测试图形结构及其制造方法
TW201508415A (zh) 用於標線檢查之介觀缺陷偵測
JP2001155988A (ja) 露光方法
JP2006100456A (ja) 表面段差測定方法および表面段差測定装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20210305

Address after: California, USA

Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Patentee before: GLOBALFOUNDRIES Inc.

TR01 Transfer of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20201201

CF01 Termination of patent right due to non-payment of annual fee