CN106998310A - 二相相移键控解调器 - Google Patents

Abstract

本发明提供一种二相相移键控解调器，其是利用一延迟电路以延迟一二相相移键控调制信号，将其与未延迟的二相相移键控调制信号混合，以输出一解调数据信号，同时利用一相位旋转电路，经由该解调数据信号以解出一载波时钟。其中，延迟电路的操作频率为一倍或二分之一倍的载波频率，可大幅减少功率消耗，且其于数字或模拟电路皆可实施。

Description

二相相移键控解调器

技术领域

本发明是有关一种二相相移键控解调器，特别是一种具有低功耗的二相相移键控解调器。

背景技术

传统同步的二相相移键控解调器可分为Squaring loop和Costas loop两种架构。其中，squaring loop先以平方运算将载波信号取出，而平方运算会使载波频率加倍，因此需要锁相回路(phase-locked loop,PLL)将信号锁定在两倍载波频率。其中锁相回路的操作频率锁定在两倍载波频率，会增加功率消耗；而，Costas loop则包含两个平行的锁相回路，分别为I分支和Q分支，两分支有90度相位差。常见的做法是由振荡器产生两倍载波频率，再通过数字正交信号产生器产生两个相位相差90度的同频率信号，其中振荡器操作频率锁定在两倍载波频率，亦会提高功率消耗。因此，传统同步的二相相移键控解调器解调器具有以下特性:1.消耗功率高，其原因如上所述。2.传输速度有限，因数据率将受限于锁相回路的稳定时间。3.电路复杂度高，因锁相回路为较复杂的回授系统。4.布局面积大，因大的回路滤波器很占面积，不利于生医应用。

然而，对于特定严格要求低功耗和低发热的接收机或是无电池装置，例如生医植入式芯片、环境监测系统以及物联网等，这些装置需要一个具有低功耗与小面积的解调器来接收数据，传统解调器功耗占其整体系统功耗的比例过大而无法满足上述需求。

综上所述，提供一种具有低功耗的二相相移键控解调器便是目前极需努力的目标。

发明内容

本发明提供一种二相相移键控解调器，其是利用一延迟电路以延迟一二相相移键控调制信号，将其与未延迟的二相相移键控调制信号混合以输出一解调数据信号，其中，延迟电路的操作频率为一倍或二分的一倍的载波频率，可大幅减少功率消耗，且其于数字或模拟信号皆可实施。

本发明一实施例的二相相移键控解调器包含一延迟电路以及一决策电路。延迟电路用以接收一二相相移键控调制信号，并使二相相移键控调制信号延迟一总计延迟时间以输出一总计延迟信号。决策电路与延迟电路电性连接，且决策电路用以混合(mix)二相相移键控调制信号及总计延迟信号以产生一外差信号，并依据外差信号改变决策电路所输出一解调数据信号。

以下经由具体实施例配合附图详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。

附图说明

图1为一时序图，显示已知的二相相移键控调制信号。

图2为一示意图，显示本发明一实施例的二相相移键控解调器。

图3为一时序图，显示本发明一实施例的二相相移键控解调器的时序图。

图4为一时序图，显示本发明一实施例的二相相移键控解调器的时序图。

图5为一时序图，显示本发明一实施例的二相相移键控解调器的时序图。

图6为一示意图，显示本发明另一实施例的决策电路。

图7为一示意图，显示本发明另一实施例的二相相移键控解调器。

图8为一示意图，显示本发明再一实施例的二相相移键控解调器。

图9为一时序图，显示本发明再一实施例的二相相移键控解调器的时序图。

图10为一时序图，显示本发明再一实施例的二相相移键控解调器的时序图。

图11为一示意图，显示本发明一实施例的二相相移键控解调器。

图12为一时序图，显示本发明一实施例的二相相移键控解调器的时序图。

图13为一时序图，显示本发明一实施例的二相相移键控解调器的时序图。

图14为一示意图，显示本发明另一实施例的二相相移键控解调器。

图15为一示意图，显示本发明另一实施例的控制时钟产生器。

图16为一时序图，显示本发明另一实施例的二相相移键控解调器的时序图。

图17为一示意图，显示本发明再一实施例的控制时钟产生器。

图18为一示意图，显示本发明再一实施例的控制时钟产生器。

图19为一时序图，显示本发明再一实施例的二相相移键控解调器的时序图。

图20为一示意图，显示本发明又一实施例的二相相移键控解调器。

图21为一示意图，显示本发明又一实施例的控制时钟产生器。

图22为一时序图，显示本发明又一实施例的二相相移键控解调器的时序图。

符号说明：

1 延迟电路

10 总计延迟单元

11 第一延迟单元

12 第二延迟单元

2 决策电路

21 第一互斥或门

22 正反器

23 第一突波去除器

3 相位旋转电路

31 数据选择器

4 相位侦测器

5 第一控制器

6 控制时钟产生器

61 第二控制器

62 与非门

63 第二互斥或门

64 或非门

65 第二突波去除器

651 第三延迟单元

652 第二或非门

66 除频器

BPSK 二相相移键控调制信号

DC1 外差信号

DC2 转态信号

DT 原始数据信号

EN 致能信号

N1 第一控制信号

N2 第二控制信号

N3 第三控制信号

PD1 比较信号

RCK 载波时钟

RDT 解调数据信号

S1 第一延迟信号

S2 总计延迟信号

S3 延迟第二控制信号

TD 总计延迟时间

TD1 第一延迟时间

TD2 第二延迟时间

TD3 第三延迟时间

TMD 原始数据信号的转态时间点

TRD 解调数据信号的转态时间点

TR 解调数据时间

具体实施方式

以下将详述本发明的各实施例，并配合附图作为例示。除了这些详细说明之外，本发明亦可广泛地施行于其它的实施例中，任何所述实施例的轻易替代、修改、等效变化都包含在本发明的范围内，并以权利要求书为准。在说明书的描述中，为了使读者对本发明有较完整的了解，提供了许多特定细节；然而，本发明可能在省略部分或全部特定细节的前提下，仍可实施。此外，众所周知的步骤或组件并未描述于细节中，以避免对本发明形成不必要的限制。附图中相同或类似的组件将以相同或类似符号来表示。特别注意的是，附图仅为示意之用，并非代表组件实际的尺寸或数量，有些细节可能未完全绘出，以求附图的简洁。

为了方便以下相关时序说明，请参照图1，BPSK解调器可以分辨输入调制信号的两种相差180度的相位，并输出各个相位代表的编码数据。举例而言，输入调制信号的相位为0度时，其数字化波形的特征是在时间0到T/2的逻辑状态为1，以及在时间T/2到T的逻辑状态为0，其中T为载波周期。输入调制信号的相位180度时，其数字化波形的特征是在时间0到T/2的逻辑状态为0，以及在时间T/2到T的逻辑状态为1，其中编码数据与输入调制信号的相位间的对应关系不以上述例示为限。

请一并参照图2及图3，其中一原始数据信号DT经调制后形成一二相相移键控调制信号BPSK并发送至一二相相移键控解调器。请参照图2，本发明的一实施例的二相相移键控解调器包含一延迟电路1、一决策电路2以及一相位旋转电路3。延迟电路1包含串联的一第一延迟单元11以及一第二延迟单元12。第一延迟单元11接收二相相移键控调制信号BPSK，并使二相相移键控调制信号BPSK延迟一第一延迟时间TD1，以输岀一第一延迟信号S1至相位旋转电路3。第二延迟单元12接收第一延迟信号S1，并使第一延迟信号S1延迟一第二延迟时间，以输岀一第二延迟信号作为该总计延迟信号S2至决策电路2。

需说明的是，总计延迟时间符合以下的关系式：TD＝TD1+TD2，且0.25T≤TD<((F/R)-0.25)T，其中TD为总计延迟时间，TD1为第一延迟时间，TD2为第二延迟时间，T为二相相移键控调制信号的载波周期，F为二相相移键控调制信号的载波频率(carrierfrequency)，R为二相相移键控调制信号的数据率(data rate)。于图3所示的一实施例中，二相相移键控调制信号的载波频率与二相相移键控调制信号的数据率的比例(F/R)＝(1/1)＝1，故总计延迟时间TD将符合以下的关系式：TD＝TD1+TD2，且0.25T≤TD<0.75T，其中TD为总计延迟时间，TD1为第一延迟时间，TD2为第二延迟时间，T为二相相移键控调制信号的载波周期。

请继续参照图2及图3，决策电路2包含一第一互斥或门21、一第一突波去除器23以及一正反器22。第一互斥或门21混合(mix)二相相移键控调制信号BPSK及总计延迟信号S2，以输出外差(heterodyning)信号DC1。第一突波去除器23串联于第一互斥或门21以及正反器22之间，并去除外差信号DC1中的突波，减少外差信号DC1的脉波宽度，以产生一转态信号DC2。正反器22与可为一D型正反器，且接收转态信号DC2及二相相移键控调制信号BPSK，并依据转态信号DC2的逻辑状态取样二相相移键控调制信号BPSK，以输出解调数据信号RDT，但不以此为限。于另一实施例中，正反器22亦可为一T型正反器，用以接收转态信号DC2，并依据转态信号DC2的转换逻辑状态改变T型正反器的输出端所输出的解调数据信号RDT的数据逻辑状态。最后，经比对验证，二相相移键控解调器所还原的解调数据信号RDT与未经调制前的原始数据信号DT为彼此相同。

可以理解的是，为了解出正确的解调数据信号RDT，于部分实施例中，图2所示的正反器22可以依据实际电路设计需求采用上升缘触发正反器或下降缘触发正反器。其中，下降缘触发正反器的替代电路设计是，将一反相器设置于第一互斥或门21的两输入端其一或输出端，以搭配传统的上升缘触发正反器。请参照下表1，整理不同的总计延迟时间对应于不同类型的正反器。举例而言，请一并参照图2及图3，当总计延迟时间TD为0.5T，可将一反相器(未绘示)设置于第一互斥或门21前的第二延迟单元12的输出端，使总计延迟信号S2相较于第一延迟信号S1为反相输出。于其它实施例中，请一并参照图2、图4及图5，当总计延迟时间TD为1.749T，则第一互斥或门21前端或后端无须设置反相器，总计延迟信号S2无须反相输出。具有通常知识者当可自行修饰变化，但不以此为限，以使决策电路的正反器能正常运作。

表1

总计延迟时间TD范围	正反器类型
		0.25T至0.75T	下降缘触发
0.75T至1.25T	上升缘触发
		1.25T至1.75T	下降缘触发
1.75T至2.25T	上升缘触发

于一实施例中，第一突波去除器23用于滤除突波。举例而言，正脉波宽度小于等于0.25T的脉波可视为一正突波。负脉波宽度小于等于0.25T的脉波可视为一负突波，亦即为一噪声。第一突波器23将滤除正突波和负突波。

本发明的二相相移键控解调器，除输出一解调数据信号之外，更可输出一载波时钟，以作为系统电路中其它电子组件工作所需的时钟。需注意的是，一般电子组件所需的时钟，仅要求工作时钟的上升缘周期稳定即已足够。而本发明一实施例的二相相移键控解调器所输出的载波时钟，除可满足上述要求外，亦可同时符合下降缘周期稳定的要求，而能进一步应用于较高阶的电路设计。以下说明二相相移键控解调器如何解调产生一载波时钟。请继续参照图2及图3，相位旋转电路3与延迟电路1及决策电路2电性连接，且相位旋转电路3依据决策电路2所输出的解调数据信号RDT，反转延迟电路1所输出的第一延迟信号S1的相位180度，以输出一载波时钟RCK。相位旋转电路的操作原理是，一控制信号为低电平(于数字信号中即0)时，相位旋转电路使一信号直接通过，以及该控制信号为高电平(于数字信号中即1)时，相位旋转电路使该信号反相通过。举例而言，相位旋转电路可为一数据选择器、一互斥或门、一模拟乘法器、一混波器或一吉伯单元等，但不以此为限。于一实施例中，相位旋转电路3包含一数据选择器31，当正反器22所输出的解调数据信号RDT为0时，数据选择器31将使第一延迟信号S1直接通过；当正反器22所输出的解调数据信号RDT为1时，数据选择器31将使第一延迟信号S1反相通过，用以输出载波时钟RCK。需注意的是，由图3所示载波时钟RCK的脉波相位可知，其上升缘及下降缘皆具有稳定的周期，因此可提供高阶电路设计所需的工作时钟，例如第二代双倍数据率同步动态随机存取内存(DDR2 SDRAM)需要在工作时钟信号的上升缘和下降缘皆传输数据。

请参照图3，需说明的是，为了解出载波时钟，第一延迟时间符合以下的关系式：Max{0,TR-0.5T}≤TD1<TR+0.5T，TR＝TMD-TRD，其中TD1为第一延迟时间，TMD是原始数据信号DT的转态时间点，TRD是解调数据信号RDT的转态时间点，TR为解调数据时间。以下说明此不等式所对应的不同实施例的时序图。

于一实施例中，请一并参照图2及图4，其中总计延迟时间TD为1.749T，解调数据信号的转态时间TR如图4所示，而第一延迟时间TD1为0，即上述不等式范围的最小值。由图4所示时序图可知，相位旋转电路3可依据决策电路2所输出的解调数据信号RDT反转延迟电路1所输出的第一延迟信号S1的相位180度。于另一实施例中，请一并参照图2及图5，其中总计延迟时间TD为1.749T，解调数据信号的转态时间TR如图5所示，而第一延迟时间TD1为TR+0.4T，逼近上述不等式范围的最大值。由图5所示时序图可知，相位旋转电路3仍可依据决策电路2所输出的解调数据信号RDT反转延迟电路1所输出的第一延迟信号S1的相位180度。

本领域中具有通常知识者应可辨认许多本发明的变化、修改以及置换等。举例而言，一般的电路架构本质上具有不易使高频突波通过的特性，因而使电路不易受高频突波或噪声的影响，其于一稳定的操作环境中，如图6所示的决策电路2已能正常操作。惟于部分电路设计，若欲增加决策电路的滤波效果，即以图2所示的第一突波去除器23进行电路设计，但不以此为限。

应当注意的是，于上述诸实施例所描述的部分特征为选择性的，且可依据不同的电路设计与应用来使用。虽然这些特征分别陈述于不同的实施例中，例如图2所示的实施例的第二延迟单元12、第一突波去除器23以及数据选择器31，但其可分开或结合应用。

请参照图7，本发明的一实施例的二相相移键控解调器包含一延迟电路1以及一决策电路2。延迟电路1接收一二相相移键控调制信号BPSK，并使二相相移键控调制信号BPSK延迟一总计延迟时间以输出一总计延迟信号S2。决策电路2与延迟电路1电性连接，且决策电路2混合二相相移键控调制信号BPSK及总计延迟信号S2以产生一外差信号，并依据外差信号改变决策电路2所输出一解调信号RDT。其中，延迟电路1可以仅具有单一延迟单元，并不以包含二个延迟单元为必要，详细说明如下。

请一并参照图8至图10，其中延迟电路1、决策电路2以及相位旋转电路3各组件间的连接关系及其操作原理，已如前述，在此不再赘述。于本实施例中，二相相移键控调制信号的载波频率与二相相移键控调制信号的数据率的比例(F/R)＝(1/1)＝1，故总计延迟时间TD符合以下的关系式：0.25T≤TD<0.75T，其中TD为总计延迟时间，T为二相相移键控调制信号的载波周期。需说明的是，延迟电路1包含一总计延迟单元10，其接收二相相移键控调制信号BPSK，并使二相相移键控调制信号BPSK延迟一总计延迟时间TD，以输出一总计延迟信号S2。正反器22为一T型正反器，其接收转态信号DC2，并依据转态信号DC2的转换逻辑状态改变T型正反器的输出端所输出的解调数据信号RDT的数据逻辑状态。举例而言，转态信号DC2出现一脉波时，T型正反器的输出端即改变输出解调数据信号RDT的逻辑状态。相位旋转电路包含一数据选择器31，且相位旋转电路3依据决策电路2所输出的解调数据信号RDT反转二相相移键控调制信号BPSK的相位180度，以输出一载波时钟RCK。

承接上述说明，为了验证图8所示的延迟电路1的操作范围是符合0.25T≤TD<0.75T，请参照说明如下。图9为延迟电路的总计延时时间为TD＝0.25T的时序图，而图10所示时序图中，延迟电路的总计延时时间为TD＝0.749T以例示说明TD<0.75T的实施态样。由图9以及图10可知，二相相移键控解调器所还原的解调数据信号RDT与未经调制前的原始数据信号DT为彼此相同；此外，载波时钟RCK的脉波上升缘具有稳定的时钟周期，可供一般电子组件所需的工作时钟。

于另一实施例中，请一并参照图11至图13，其中延迟电路1、决策电路2以及相位旋转电路3各组件间的连接关系及其操作原理，已如前述，在此不再赘述。于本实施例中，二相相移键控调制信号的载波频率与二相相移键控调制信号的数据率的比例(F/R)＝(1/1)＝1，故总计延迟时间TD符合以下的关系式：0.25T≤TD<0.75T，其中TD为总计延迟时间，T为二相相移键控调制信号的载波周期。与图8所示的实施例的差异在于，图11所示的实施例中，相位旋转电路3是接受延迟电路1所输出的总计延迟信号S1以及正反器22所输出的解调数据信号RDT来输出载波时钟RCK。数据选择器31依据正反器22所输出的解调数据信号RDT，反转延迟电路1所输出的总计延迟信号S1的相位180度，以输出载波时钟RCK。

承接上述说明，为了验证图11所示的延迟电路1的操作范围是符合0.25T≤TD<0.75T，请参照说明如下。图12为延迟电路的总计延时时间为TD＝0.25T的时序图，而图13为延迟电路的总计延时时间为TD＝0.749的时序图。由图12以及图13可知，二相相移键控解调器所还原的解调数据信号RDT与未经调制前的原始数据信号DT为彼此相同；此外，载波时钟RCK的脉波上升缘具有稳定的时钟周期，可供一般电子组件所需的工作时钟。

综合上述，本发明的二相相移键控解调器，其是利用一延迟电路(即延迟线)以延迟一二相相移键控调制信号，将其与未延迟的二相相移键控调制信号混合，以输出一解调数据信号。同时利用一相位旋转电路，经由该解调数据信号以解出一载波时钟。

于一实施例中，其中延迟电路1由一延迟锁定回路来锁定，且延迟电路1作为该延迟锁定回路的延迟线。请参照图14，一二相相移键控解调器包含一延迟电路1、一决策电路2、一相位旋转电路3、一相位侦测器4以及控制器5。其中，延迟电路1、相位侦测器4以及控制器5即组成一延迟锁定回路(delay-locked-loop，DLL)。相位侦测器4侦测二相相移键控调制信号BPSK与总计延迟信号S2的相位差，以输出一比较信号PD1。一控制器5与相位侦测器4以及延迟电路1电性连接，且控制器5依据比较信号PD1，控制总计延迟时间。举例而言，控制器5通过延迟锁定回路将延迟电路1的第一延迟时间及第二延迟时间皆锁定在0.25T。于一实施例中，控制器接5收载波时钟RCK作为一控制时钟CCK。可以理解的是，控制器5所需的一控制时钟CCK可由外部电路提供，只要控制时钟CCK的频率与载波时钟RCK的频率相同即可，但不以此为限。控制器5于锁定后即关闭延迟锁定回路，使延迟电路1回到开回路的延迟线，藉此达到对抗工艺变异(process variations)的效果。

请一并参照图14至图16，于一实施例中，一二相相移键控解调器包含一延迟电路1、一决策电路2、一相位旋转电路3、一相位侦测器4、一第一控制器5以及一控制时钟产生器6。如图15所示，控制时钟产生器6，其包含一第二控制器61以及一与非门62，用以输出一控制时钟CCK至控制器5。其中，第二控制器61，接收载波时钟RCK，计数载波时钟N个周期后输出信号第一控制信号N1变为零。与非门62接收第一控制信号N1及载波时钟RCK，以进行反及(NAND)运算并输出一控制时钟CCK至第一控制器5。因此，第一控制器5利用二相相移键控调制信号BPSK中前面一段N位的训练数据(training sequence)来锁定延迟电路1，其中N为自然数。于一实施例中，延迟电路1的第一延迟时间TD1以及第二延迟时间TD2，两者的延迟时间相同，同时受第一控制器5锁定控制。如果第一控制器5的调整范围是五位，若是以逐渐逼近收寻法(Successive approximation)，最多五个周期就能达到锁定，锁定后将延迟锁定回路关闭。于一实施例中，控制时钟产生器6的第二控制器61当N个周期后就会回到开回路的延迟电路，藉此达到对抗工艺变异的效果。亦即，控制器仅在一开始的几个周期追锁，之后就不动作。其它电路操作原理已如前述，此即不再赘述。

须说明的是，于图15及图16所示的实施例中，其中延迟锁定回路的控制器是采用前景式校正，经由二相相移键控调制信号BPSK中前面一小段训练数据以锁定延迟电路为具有正确的延迟时间。但本发明的另一实施例的二相相移键控解调器，其延迟锁定回路的控制器亦可采用背景式校正，即数据开始传输后，延迟锁定回路仍会持续锁定延迟电路为具有正确的延迟时间，进一步说明其操作原理及技术效果如下。

可以理解的是，因为二相相移键控调制信号BPSK在数据0和1转换时会产生180度的相位翻转，使相位侦测器错误追锁。因此，本发明的二相相移键控解调器更可通过控制时钟产生器来控制锁定过程，每当二相相移键控调制信号BPSK的相位翻转时则不让控制器改变控制码，藉此防止错误锁定。在数据开始传送后，仍以背景式执行锁定，藉此达到对抗工艺、电压和温度变异，以及提高电路可靠度的技术效果。

于一实施例中，请参照图17，其中一控制时钟产生器6接收二相相移键控调制信号BPSK、解调数据信号RDT及转态信号DC2，以输出一控制时钟CCK至控制器5。较佳者，请一并参照图14、图18及图19，其中在第二控制信号N2的周期之间，当转态信号DC2有脉波产生，则控制时钟产生器6所输出的控制时钟CCK于该周期不转态。控制时钟产生器6包含一第二互斥或门63、一或非门64以及一第二突波去除器65。第二互斥或门63接收二相相移键控调制信号BPSK及解调数据信号RDT，以进行互斥或(XOR)运算并输出一第二控制信号N2。或非门64与第二互斥或门63电性连接。或非门64接收第二控制信号N2及转态信号DC2，以进行反或(NOR)运算并输出一第三控制信号N3。第二突波去除器65与或非门64电性连接。第二突波去除器65去除第三控制信号N3中的突波并输出一控制时钟CCK。较佳者，第二突波去除器65包含一第三延迟单元651以及一第二或非门652。第三延迟单元651接收第三控制信号N3，并使第三控制信号N3延迟一第三延迟时间，以输出一延迟第二控制信号S3。第二或非门652与第三延迟单元651电性连接。第二或非门652接收延迟第二控制信号S3及第三控制信号N3，以进行反或(NOR)运算并输出一控制时钟CCK至控制器5。惟，第二突波去除器的实施方式尚不以上述实施例为限。需注意的是，请参照图19，相位侦测器持续追踪二相相移键控调制信号BPSK和总计延迟信号S2的上升缘是否对齐，且当转态信号DC2有脉波产生，控制时钟产生器所输出的控制时钟CCK于该周期不转态，藉此防止错误锁定的误动作。同时以背景式执行锁定，藉此达到对抗工艺、电压和温度变异，以及提高电路可靠度的技术效果。

但背景式锁定的电路架构不以上述实施例为限，于另一实施例中，请一并参照图20至图22，一控制时钟控制器6包含一除频器66，用以接收一载波时钟RCK并输出一控制时钟CCK以及一致能信号EN。除频器66依据载波时钟RCK的上升缘，输出一控制时钟CCK至控制器5，以及依据载波时钟RCK的上升缘，输出一致能信号EN至相位侦测器4，其中致能信号EN与控制时钟CCK彼此相位反相。因此，控制器5在控制时钟CCK的上升缘改变控制码，相位侦测器4在致能信号为高电平(亦即数字1)时动作，虽然会使最高传输速率降低，但是在数据开始传送后，仍可背景式执行锁定，藉此达到对抗工艺、电压和温度变异，以及提高电路可靠度的技术效果。须说明的是，传输数据率若是载波频率的M分之一倍，除频器的除数可以为M的因子，但是该因子不可以为1。于本实施例中，传输数据率为载波频率的一半，所以除频器的除数选择为二，如图22所示。其中，相位侦测器持续追踪二相相移键控调制信号BPSK和总计延迟信号S2的上升缘是否对齐，以背景式执行锁定。

总体而言，本发明至少具有以下优点：

1.绝对稳定。延迟电路是开回路，没有稳定度的问题。

2.高资料率。由于上述电路架构绝对稳定，其数据率最高可达二相相移键控调制信号BPSK的最快传送速度。

3.低功耗。相较于传统的二相相移键控解调器，本发明无须使用耗电的振荡器。

4.电路架构简易。简易的电路架构于数字或模拟电路皆可实施。

5.低电压。在无线功率传输系统，接收端电路所需的供应电压准位越低，越容易增加传输距离，以提升应用范围。若以数字电路实现，可降低供应电压，更能同时大幅减低动态功率消耗和静态功率消耗。

6.小面积。电路布局可不需要低频滤波器，减少被动组件使用。

7.回复时钟工作周期可为50％。二相相移键控解调器所输出的载波时钟可以供其它电路使用，对于双边缘触发的数字电路、DRAM等电路，50％的工作周期是很重要的。

8.对抗PVT变异的能力。延迟电路可以利用延迟锁定回路控制，当锁定时，能对抗PVT变异，提升电路可靠度。

综合上述，本发明的二相相移键控解调器，其是利用一延迟电路以延迟一二相相移键控调制信号，将其与未延迟的二相相移键控调制信号混合，以输出一解调数据信号，同时利用一相位旋转电路，经由该解调数据信号以解出一载波时钟。延迟电路是开回路，因此无需额外复杂的电路解决稳定度。由于上述电路架构绝对稳定，其数据率最高可达二相相移键控调制信号的最快传送速度。其中，延迟电路的操作频率为一倍或二分之一倍的载波频率，更可大幅减少功率消耗，且于数字或模拟信号皆可实施。此外，搭配延迟锁定回路经由前景式或背景式执行锁定，可以达到对抗工艺、电压和温度变异，以及提高电路可靠度的技术效果。

以上所述的实施例仅是为说明本发明的技术思想及特点，其目的在使熟习此项技艺的人士能够了解本发明的内容并据以实施，当不能以的限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的专利范围内。

Claims (19)

1.一种二相相移键控解调器，其特征在于，包含：

一延迟电路，用以接收一二相相移键控调制信号，并使该二相相移键控调制信号延迟一总计延迟时间以输出一总计延迟信号；以及

一决策电路，与该延迟电路电性连接，用以混合该二相相移键控调制信号及该总计延迟信号以产生一外差信号，并依据该外差信号的上升缘或下降缘，改变该决策电路所输出一解调数据信号。

2.如权利要求1所述的二相相移键控解调器，其特征在于，该总计延迟时间符合以下的关系式：

0.25T≤TD<((F/R)-0.25)T，

其中，TD为该总计延迟时间，T为该二相相移键控调制信号的载波周期，F为该二相相移键控调制信号的载波频率，R为该二相相移键控调制信号的数据率。

3.如权利要求1所述的二相相移键控解调器，其特征在于，该决策电路包含：

一第一互斥或门，用以混合该二相相移键控调制信号及该总计延迟信号，以输出该外差信号；以及

一正反器，与该第一互斥或门电性连接，用以依据该外差信号的一逻辑状态改变该正反器所输出的该解调数据信号。

4.如权利要求3所述的二相相移键控解调器，其特征在于，该正反器包含一D型正反器，用以接收该外差信号及该二相相移键控调制信号，并依据该外差信号的该逻辑状态取样该二相相移键控调制信号，以输出该解调数据信号。

5.如权利要求3所述的二相相移键控解调器，其特征在于，该正反器包含一T型正反器，用以接收该外差信号，并依据该外差信号的该逻辑状态改变该T型正反器的输出端所输出的该解调数据信号的数据逻辑状态。

6.如权利要求3所述的二相相移键控解调器，其特征在于，该决策电路更包含：

一第一突波去除器，串联于该第一互斥或门以及该正反器之间，用以去除该外差信号中的突波，以产生一转态信号，其中该正反器依据该转态信号的转换逻辑状态改变该正反器所输出的该解调数据信号。

7.如权利要求1所述的二相相移键控解调器，其特征在于，该延迟电路由一延迟锁定回路来控制。

8.如权利要求7所述的二相相移键控解调器，其特征在于，该延迟电路作为该延迟锁定回路的延迟线。

9.如权利要求8所述的二相相移键控解调器，其特征在于，该延迟锁定回路包含：

一相位侦测器，用以侦测该二相相移键控调制信号与该总计延迟信号间的相位差，以输出一比较信号；以及

一第一控制器，与该相位侦测器以及该延迟电路电性连接，用以依据该比较信号，控制该总计延迟时间。

10.如权利要求9所述的二相相移键控解调器，其特征在于，更包含一控制时钟产生器，用以接收该二相相移键控调制信号、该解调数据信号及该外差信号，以输出一控制时钟至该控制器，其中该外差信号的一外差逻辑状态改变时，该控制时钟产生器锁定该控制时钟的不变。

11.如权利要求10所述的二相相移键控解调器，其特征在于，该控制时钟产生器包含：

一第二互斥或门，用以接收该二相相移键控调制信号及该解调数据信号，以进行互斥或运算并输出一第二控制信号；

一或非门，与该第二互斥或门电性连接，用以接收该第二控制信号及该外差信号，以进行或非运算并输出一第三控制信号；以及

一第二突波去除器，与该或非门电性连接，用以去除该第三控制信号的突波并输出该控制时钟；该控制时钟产生器的布尔函数为: $N3=\stackrel{\&OverBar;}{(BPSK\&CirclePlus;RDT)+DC2}$

其中，N3为该第三控制信号，BPSK为该二相相移键控调制信号，RDT为该解调数据信号，DC2为该外差信号。

12.如权利要求1所述的二相相移键控解调器，其特征在于，更包含：

一相位旋转电路，与该延迟电路及该决策电路电性连接，用以依据该决策电路所输出的该解调数据信号反转该二相相移键控调制信号或该延迟电路所输出的该总计延迟信号，以输出一载波时钟；该相位旋转电路的布尔函数为: $RCK=BPSK\&CirclePlus;RDT$ 或 $RCK=S2\&CirclePlus;RDT$

其中，RCK为该载波时钟，RDT为该解调数据信号，BPSK为该二相相移键控调制信号，S2为该总计延迟信号。

13.如权利要求12所述的二相相移键控解调器，其特征在于，该延迟电路包含：

一第一延迟单元，用以接收该二相相移键控调制信号，并使该二相相移键控调制信号延迟一第一延迟时间，以输岀一第一延迟信号，且该第一延迟时间符合以下的关系式：

Max{0,TR-0.5T}≤TD1<TR+0.5T，TR＝TRD-TMD，

其中，TMD为一原始数据信号(DT)的转态时间点，TRD为该解调数据信号(RDT)的转态时间点，TR为对应该解调数据信号的一解调数据时间，TD1为该第一延迟时间；以及

一第二延迟单元，与该第一延迟单元串联，用以接收该第一延迟信号，并使该第一延迟信号延迟一第二延迟时间，以输岀一第二延迟信号作为该总计延迟信号；

其中该相位旋转电路依据该决策电路所输出的该解调数据信号反转该二相相移键控调制信号、该第一延迟信号或该总计延迟信号，以输出一载波时钟；该相位旋转电路的布尔函数为:

$RCK=BPSK\&CirclePlus;RDT;RCK=S1\&CirclePlus;RDT;$ 或 $RCK=S2\&CirclePlus;RDT$

其中，RCK为该载波时钟，RDT为该解调数据信号，BPSK为该二相相移键控调制信号，S1为该第一延迟信号，S2为该总计延迟信号。

14.如权利要求12所述的二相相移键控解调器，其特征在于，该延迟电路包含：

一第一延迟单元，用以接收该二相相移键控调制信号，并使该二相相移键控调制信号延迟一第一延迟时间，以输岀该第一延迟信号，且该第一延迟时间符合以下的关系式：

Max{0,TR-0.5T}≤TD1<TR+0.5T，TR＝TRD-TMD，

其中，TMD为一原始数据信号(DT)的转态时间点，TRD为该解调数据信号(RDT)的转态时间点，TR为对应该解调数据信号的一解调数据时间，TD1为该第一延迟时间；以及

一第二延迟单元，用以接收该二相相移键控调制信号，并使该二相相移键控调制信号延迟该总计延迟时间，以输岀该总计延迟信号；

其中该相位旋转电路依据该决策电路所输出的该解调数据信号反转该二相相移键控调制信号、该第一延迟信号或该总计延迟信号，以输出一载波时钟；该相位旋转电路的布尔函数为:

$RCK=BPSK\&CirclePlus;RDT;RCK=S1\&CirclePlus;RDT;$ 或 $RCK=S2\&CirclePlus;RDT$

其中，RCK为该载波时钟，RDT为该解调数据信号，BPSK为该二相相移键控调制信号，S1为该第一延迟信号，S2为该总计延迟信号。

15.如权利要求12所述的二相相移键控解调器，其特征在于，该决策电路包含：

一第一互斥或门，用以混合该二相相移键控调制信号及该总计延迟信号，以输出该外差信号；以及

一正反器，与该第一互斥或门电性连接，用以依据该外差信号的一逻辑状态改变该正反器所输出的该解调数据信号。

16.如权利要求12所述的二相相移键控解调器，其特征在于，更包含：

一相位侦测器，用以侦测该二相相移键控调制信号与该总计延迟信号间的相位差，以输出一比较信号；以及

一第一控制器，与该相位侦测器以及该延迟电路电性连接，用以依据该比较信号，控制该总计延迟时间。

17.如权利要求16所述的二相相移键控解调器，其特征在于，该第一控制器接收该载波时钟作为一控制时钟。

18.如权利要求16所述的二相相移键控解调器，其特征在于，更包含一控制时钟产生器，其包含：

一第二控制器，用以接收该载波时钟，并输出一第一控制信号；

一与非门，用以接收该第一控制信号及该载波时钟，以进行反及运算并输出一控制时钟至该第一控制器。

19.如权利要求16所述的二相相移键控解调器，其特征在于，更包含一控制时钟产生器，其包含：

一除频器，用以接收该载波时钟，并依据该载波时钟的上升缘，输出一控制时钟至该控制器及输出一致能信号至该相位侦测器。