CN106972036A - 集成电路及其形成方法 - Google Patents

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Abstract

本发明涉及具有改进的DTI结构的BSI图像传感器，及其相关的形成方法。在一些实施例中，BSI图像传感器包括设置在衬底内并且对应于多个像素区域的多个图像感测元件。深沟槽隔离(DTI)栅格设置在相邻的图像感测元件之间并且从衬底的上表面延伸至衬底内的位置。DTI栅格包括设置在衬底的上表面下方的气隙，该气隙具有被第一介电层包围的下部和被第二介电层密封的一些上部。本发明还提供了集成电路及其形成方法。

Description

集成电路及其形成方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及集成电路及其形成方法。
背景技术
许多现代电子设备包括使用图像传感器的光学成像设备(例如，数码相机)。可以在包括光电检测器阵列和支持逻辑的集成电路(IC)上设置图像传感器。能够对应于单个像素的光电检测器测量对应于光学图像的入射辐射(例如，光)，且支持逻辑有助于从IC中读出数字数据。从IC输出的数字数据对应于光学图像的数字编码表示。
标准的IC制造工艺能够生产使用前照射(FSI)或背照射(BSI)技术的图像传感器。通过FSI，在设置于半导体衬底中的光电检测器处收集光之前，光照射在IC的正面上，且穿过电互连结构，诸如后段制程(BEOL)金属层的堆叠件。通常在FSI中，BEOL金属层被构造为在单个光电检测器上方具有开口(孔径)，因为如果该BEOL金属层布置在入射光和光电检测器之间，则BEOL金属层的材料以其他方式遮挡光。为了优化通过这些孔径到达光电检测器的光的数量，通常在FSI中使用微透镜、波导、和其它光学部件以使反射最小化且有助于将光引导至相应的光电检测器。
在BSI中，代替光穿过BEOL金属层中的开口/孔口，从衬底的背面(即，与BEOL金属层的堆叠件相对的面)照射传感器。与FSI相比，BSI允许光电检测器在衬底的一侧上具有光学路径以及在衬底的另一侧上具有其电部件，这允许光学元件与电元件的更好的分隔。这意味着光学路径能够被优化而与电部件无关，反之亦然。除了在BSI中光电检测器通常定位为靠近微透镜从而现在设置在削薄的衬底表面上之外，用于BSI的光学限制与FSI类似。此外，由于BSI去除了与BEOL金属层中的孔口相关的限制，所以BSI消除了入射光的损耗机制，潜在地为该器件提供更高的量子效率。
FSI和BSI技术都是有价值的市场部分，其中FSI为在具有更高像素的更低成本应用中有利的既定技术，而BSI为在具有更低像素的更高端应用中有利的新兴技术。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成电路，包括图像感测阵列，包括：衬底，包括一个接一个地布置的多个像素区域；多个图像感测元件，设置在所述衬底内并对应于所述多个像素区域；以及深沟槽隔离(DTI)栅格，设置在相邻的所述图像感测元件之间并且从所述衬底的上表面延伸至所述衬底内的位置；其中所述深沟槽隔离栅格包括设置在所述衬底的上表面下方的气隙，其中所述气隙具有被第一介电层包围的下部，并且其中一些气隙具有被第二介电层密封的上部。
根据本发明的另一方面，提供了一种形成集成电路的方法，包括：在衬底的背面处从所述衬底的上表面形成深沟槽栅格；形成第一介电层，以加衬里于所述深沟槽栅格并且在所述衬底的上表面上方延伸；以及在所述第一介电层上方形成第二介电层并且包围所述深沟槽栅格的剩余间隙以在深沟槽的下部形成气隙；以及其中所述衬底的上表面之下的所述气隙被所述第一介电层或所述第二介电层密封。
根据本发明的又一方面，提供了一种形成集成电路的方法，包括：实施蚀刻以从衬底的上表面形成深沟槽栅格；通过等离子增强的原子层沉积(PEALD)形成第一二氧化硅层，以加衬里于所述深沟槽栅格并且在所述衬底的上表面上方延伸；以及通过等离子增强的化学汽相沉积(PECVD)在形成的所述第一二氧化硅层上方形成第二二氧化硅层，以从顶侧包围所述深沟槽栅格的剩余间隙，从而在所述深沟槽栅格的下部形成气隙。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减小。
图1示出了包括被深沟槽隔离(DTI，deep trench isolation)栅格隔离的图像感测阵列的集成电路的一些实施例的俯视图。
图2示出了沿图1的第一方向截取的包括被深沟槽隔离(DTI)栅格隔离的图像感测阵列的集成电路的一些实施例的截面图。
图3示出了沿图1的第二方向截取的包括被深沟槽隔离(DTI)栅格隔离的图像感测阵列的集成电路的一些实施例的截面图。
图4示出了包括被深沟槽隔离(DTI)栅格隔离的图像感测阵列的集成电路的一些其他实施例的截面图。
图5至图11示出了示出形成包括被深沟槽隔离(DTI)栅格隔离的图像感测阵列的集成电路的方法的截面图的一些实施例。
图12示出了形成包括被深沟槽隔离(DTI)栅格隔离的图像感测阵列的集成电路的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，第一部件形成在第二部件上方或者上可以包括其中第一部件和第二部件形成为直接接触的实施例，并且也可以包括其中可以在第一部件和第二部件之间形成附加的部件，使得第一和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
在BSI图像传感器中，深沟槽隔离(DTI)结构布置在相邻像素之间以将邻近的像素彼此隔离。通过使用蚀刻工艺以在半导体衬底内形成深沟槽来形成这些DTI结构。然后，该深沟槽填充有绝缘材料。在一些示例中，绝缘材料的填充质量是有缺点的。例如，如果在半导体衬底上形成多余的绝缘材料，则绝缘材料可能降低到达图像传感器的入射辐射的量。另一方面，如果存在太少的绝缘材料，则缝隙或气隙可能保留在绝缘材料内。当形成深沟槽时，这些缝隙和气隙会允许污染物通过深沟槽的侧壁扩散到半导体衬底中。在这两种情况的任一种情况下，BSI图像传感器的性能都会劣化。
本发明涉及具有改进的DTI结构的BSI图像传感器，及其相关的形成方法。在一些实施例中，BSE图像传感器包括设置在衬底内并且对应于多个像素区域的多个图像感测元件。深沟槽隔离(DTI)栅格设置在相邻的图像感测元件之间并且从衬底的上表面延伸至衬底内的位置。在一些实施例中，通过以下步骤来形成DTI栅格：沿深沟槽栅格内衬有第一介电层，然后形成第二介电层以从顶侧密封深沟槽栅格的剩余间隙。通过将第一介电层形成为共形层，深沟槽变窄而没有过多突出物。之后通过形成第二介电层，通过衬底上方的较薄的多余横向部分来以有成本效益的方式密封深沟槽。因而，改进了DTI结构的形成。因此，在一些实施例中，DTI栅格包括设置在衬底的下表面下方的气隙。该气隙具有被第一介电层围绕的下部。在一些实施例中，一些气隙被第一介电层密封，而另一些气隙具有被第一介电层和第二介电层的组合密封的上部。
图1示出了包括图像感测阵列的集成电路100的一些实施例的俯视图，该图像感测阵列具有被深沟槽隔离(DTI)栅格隔离的图像感测元件。图2示出了沿图1的第一方向X截取的集成电路100的一些实施例的截面图。图3示出了沿图1的第二方向Y的截取的集成电路100的一些实施例的截面图。
如图1所示，集成电路100包括衬底102，该衬底具有布置成多行和多列的用于图像感测的像素区域103a-103i。为了简便的目的，图1示出了具有图像感测元件104a-104i的3×3阵列，但是应该理解，该图像感测阵列可以包括具有任意合适数量和图案的像素。该图像感测元件104a-104i设置在衬底102内并且对应于多个像素区域103a-103i。深沟槽隔离(DTI)栅格106设置在相邻的图像感测元件104a-104i之间的深沟槽栅格中，并且从衬底102的上表面延伸至衬底102内的位置。DTI栅格106电和/或光学地隔离多个图像感测元件104a-104i，从而减小串扰和暗电流并且提高感测性能。如图2或图3所示，在一些实施例中，DTI栅格106包括加衬里于深沟槽栅格的光学钝化层108，其包括深沟槽栅格的底部和侧壁表面，并且向上在衬底102的上表面上方延伸。第一介电层110共形地设置在钝化层108上方，或在不存在钝化层108的那些实施例中直接地加衬里于深沟槽栅格。第二介电层114设置在第一介电层110上方并且从顶侧密封深沟槽栅格的剩余间隙以形成气隙112。第一介电层110和第二介电层114以有成本效益的方式相配合地密封衬底102的上表面下方的气隙112：共形的第一介电层110使深沟槽栅格变窄并且第二介电层114帮助包围深沟槽栅格的剩余间隙。相比于通过原子层沉积(ALD)仅形成单一介电层以确保良好填充的方法，能够通过ALD形成的第一介电层110、以及能够通过具有更快的沉积速率的另一工艺形成的第二介电层114的使用允许在制造期间实现更高的生产量同时仍然提供良好的填充特性。
再次参照图1，DTI栅格106可具有在第一方向X(诸如横向方向或竖直方向)上的两个相邻的图像感测元件(例如，104a和104b)之间的第一部分106a，以及在第二方向Y(诸如对角方向)上的两个图像感测元件(例如，104a和104e)之间的第二部分106b。第一部分106a的第一宽度w1小于第二部分106b的第二宽度w2。在一些实施例中，如图2所示，第一介电层110覆盖第一气隙112a至位于DTI栅格106的第一部分106a处的衬底102的上表面下面的第一位置210。与此同时，如图3所示，第一介电层110可不覆盖位于DTI栅格106的第二部分106b处的第二气隙112b的上部区域。第二介电层114填充第一介电层110的介于深沟槽栅格的边缘之间的缝隙，并且延伸至衬底102的上表面下面的第二位置310。在一些实施例中，第二介电层114可具有平坦表面。在一些实施例中，第一介电层110和第二介电层114包括二氧化硅。
图4示出了包括图像感测阵列的集成电路400的一些其他实施例的截面图，其中图像感测阵列具有被深沟槽隔离(DTI)栅格隔离的图像感测元件。在一些实施例中，集成电路400包括具有多个像素区域103a-103c的衬底102。多个像素区域103a-103c分别包括感测元件104a-104c，该图像感测元件被配置为将入射辐射420(例如，光子)转化成电信号。在一些实施例中，图像感测元件104a-104c可包括光电二极管。在这些实施例中，光电二极管可以包括位于衬底102内的具有第一掺杂类型(例如，n型掺杂)的第一区和位于衬底102内的具有第二掺杂类型(例如，p型掺杂)的邻接的第二区，第二掺杂类型不同于第一掺杂类型。在一些实施例中，多个像素区域103a-103c可以在衬底102内配置为包括多行和/或多列的阵列。
像素区域103a-103c通过深沟槽隔离(DTI)栅格106彼此隔离，其中深沟槽隔离(DTI)栅格106延伸到衬底102中并且包括钝化层108和加衬里于深沟槽栅格(即，深沟槽隔离栅格)的第一介电层110。钝化层108可从衬底102的上表面沿着深沟槽栅格的表面向下延伸并且在深沟槽栅格与衬底102的上表面相接的上边缘处形成突出部。在一些实施例中，钝化层108可包括第一高k介电层107和设置在第一高k介电层107上的第二高k介电层109。第一高k介电层107和第二高k介电层109可分别地或配合地被配置为防止扩散，减少工艺损坏和光串扰。作为实例，第一高k介电层107可包括氧化铪(HfO)、氧化铝(Al2O3)或它们的组合，并且第二高k介电层109可包括氧化钛(TiO2)、五氧化二钽(Ta2O5)或它们的组合。在一些实施例中，第二介电层114(例如，氧化层)设置在第一介电层110上方。第二介电层114填充直接位于深沟槽隔离栅格上面的第一介电层110的上表面内的凹部的上部，从而密封衬底102的上表面之下的气隙112。
在一些实施例中，DTI栅格106可包括深沟槽隔离(DTI)结构，该深沟槽隔离结构从衬底102的背面竖直地延伸至衬底102内的位置。衬底102的背面与衬底102的正面相对，转移晶体管408设置在衬底102的正面上并且连接至布置在ILD层402内的互连结构404。在一些实施例中，额外的隔离结构406(诸如浅沟槽隔离(STI)结构)从衬底102的正面进行布置，从而隔离相邻像素以避免干扰。
在一些实施例中，对应于多个像素区域103a-103c的多个滤色器116布置在衬底102的背面上。多个滤色器116分别被配置为向图像感测元件104a-104c发射特定波长的入射辐射420。例如，第一滤色器(例如，红色滤色器)可以传输具有在第一范围内的波长的光，而第二滤色器可以传输具有与第一范围不同的第二范围内的波长的光。多个微透镜118布置在多个滤色器116上方。相应的微透镜118与滤色器116横向对准并且位于像素区域103a-103c上面。微透镜118被配置为将入射辐射420(例如，光)聚焦至像素区域103a-103b。在一些实施例中，金属栅格122在第二介电层114上方设置在多个滤色器116的相邻的滤色器之间。第三介电层124可设置在第二介电层114上方并且加衬里于金属栅格122。
图5至图11示出了示出形成包括被深沟槽隔离(DTI)栅格隔离的图像感测阵列的集成电路的方法的截面图的一些实施例。
如图5的截面图500所示，在衬底102的背面处从衬底102的上表面502形成深沟槽栅格504。衬底102具有多个像素区域103a-103c。多个像素区域103a-103c分别包括感测元件104a-104c，该感测元件被配置为将入射辐射转化成电信号。可在图像感测元件104a-104c之间蚀刻深沟槽栅格504，其中每个沟槽包括向下延伸至沟槽的底面的内部倾斜侧壁。靠近上表面502的深沟槽开口的宽度可根据图像感测元件104a-104c之前的距离进行变化。在各个实施例中，衬底102可包括任意类型的半导体主体(例如，硅/CMOS块状体、SiGe、SOI等)，诸如半导体晶圆或晶圆上的一个或多个管芯，以及任意其他类型的半导体和/或形成在其上的外延层和/或其他与其相关联的半导体主体。在一些实施例中，在翻转和减薄衬底102以形成深沟槽栅格504之前，在衬底102的正面实施制造工艺。能够从正面通过注入或外延生长在衬底102内形成图像感测元件104a-104c。转移晶体管可以形成在衬底102的正面处，以连接至图像感测元件104a-104c。可在衬底102的正面形成后端制程(BEOL)金属化堆叠件。BEOL金属化堆叠件可以包括布置在一个或多个层间介电层内的多个金属互连层。
如图6的截面图600所示，第一高k介电层107和第二高k介电层109可以形成为加衬里于深沟槽栅格504。在一些实施例中，通过溅射沉积工艺第一高k介电层107和/或第二高k介电层109可形成为加衬里于深沟槽栅格的底部和侧壁表面并且在衬底102的上表面502上方延伸。在一些实施例中，可在深沟槽栅格504与衬底102的上表面502相接的边缘处形成突出部(由虚线圈出)，从而使深沟槽开口变窄。第一和第二高k介电层根据实施方式可由相同或不同的材料制成，并且可通过相同或不同的工艺形成。
如图7的截面图700所示，在第二高k介电层109上方形成第一介电层110。在一些实施例中，第一介电层110可为共形层。可通过诸如等离子增强的原子层沉积(PEALD)的原子层沉积技术来形成第一介电层110。ALD技术提供极好的填充，但是在生产量方面是慢的。第一介电层110可沉积的厚度在约30nm至约80nm范围内。在一些实施例中，高k介电层107、109和第一介电层110的整体厚度d可以为深沟槽开口的开口宽度w的大约1/6。如图7所示，第一介电层110可从顶侧密封深沟槽栅格504的一些较窄部分。尽管图7中未示出，但是在一些实施例中，第一介电层110不能覆盖深沟槽栅格504的一些较宽部分的上部，诸如图1和图2中示出的对角区域。
如图8的截面图800所示，第二介电层114可形成在第一介电层110上方。在一些实施例中，通过生长速率高于第一介电层110的生长速率的沉积工艺形成第二介电层114。因此，反之，第一介电层110的第一生长速率可能低但具有极好的填充特性，第二介电层114的生长速率更快以提供生产量与填充质量之间的良好平衡。例如，以大约的生长速率形成第二介电层114，而以大约的生长速率形成第一介电层110。可通过诸如等离子增强的化学汽相沉积(PECVD)的化学汽相沉积技术来形成第二介电层114。第二介电层114可直接地沉积在第一介电层110上，填充直接位于深沟槽栅格504上方的第一介电层110的上表面内的凹部。在一些实施例中，第二介电层114可形成为具有在约50nm至约100nm范围内的厚度。密封深沟槽栅格504的剩余间隙，以在衬底102的上表面下面形成气隙112。第一介电层110和第二介电层114的总体厚度相对较小，因为第一介电层110和第二介电层114以有效的方式配合地形成气隙112。在一些实施例中，例如，在沉积之后，使用化学机械抛光(CMP)工艺平坦化第二介电层114。
如图9的截面图900所示，可在第二介电层114上方形成金属栅格122，从而提供隔离和在操作期间对入射辐射进行再定向。金属栅格122可以形成为具有金属和电介质膜的堆叠件，诸如氮化钛、钨等。可通过沉积工艺(例如，PVD、CVD)以及随后的图案化工艺来形成金属栅格122。
如图10的截面图1000所示，第三介电层124可形成为加衬里于金属栅格122。第三介电层124可为共形层。
如图11的截面图1100所示，多个滤色器116形成在第三介电层124上方。在一些实施例中，可以通过形成滤色器层和图案化滤色器层来形成多个滤色器116。滤色器层由允许透射具有特定波长范围的辐射(例如，光)而阻挡特定范围之外的波长的光的材料形成。而且，在一些实施例中，在形成滤色器层之后，平坦化滤色器层。
多个微透镜118形成在多个滤色器116上方。在一些实施例中，通过在多个滤色器116之上沉积微透镜材料(例如，通过旋涂法或沉积工艺)可以形成多个微透镜118。在微透镜材料之上图案化具有弯曲的上表面的微透镜模板(未示出)。在一些实施例中，微透镜模板可以包括使用分配曝光剂量(例如，对于负性光刻胶，在曲面的底部处暴露较多的光并在曲面的顶部处暴露较少的光)曝光的光刻胶材料，被显影和烘烤，以形成圆形。然后，根据微透镜模板，通过选择性蚀刻微透镜材料来形成多个微透镜118。微透镜118还可脱离晶圆形成并且然后在形成之后粘附至滤色器116。
图12示出了形成包括被深沟槽隔离(DTI)栅格隔离的图像感测阵列的集成电路的方法1200的一些附加实施例的流程图。
虽然本文将所公开的方法1200示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序出现和/或与除本文示出和/或描述的步骤或事件之外的其他步骤或事件同时出现。此外，并非所有示出的步骤对于实施本文中描述的一个或多个方面或实施例都是必需的。此外，可在一个或多个单独步骤和/或阶段实施本文描述的这些步骤中的一个或多个。
在步骤1202中，可从衬底的上表面形成深沟槽隔离栅格。深沟槽栅格可延伸至衬底内的下部位置。图5示出了对应于步骤1202的一些实施例的截面图。
在步骤1204中，沿深沟槽栅格和衬底的表面形成高k介电层。在一些实施例中，高k介电层被配置为钝化层以帮助减少暗电流和光学和/或电干扰。高k介电层可以通过溅射沉积，从而在深沟槽栅格的上边缘处形成突出部。图6示出了对应于步骤1204的一些实施例的截面图。
在步骤1206中，在高k介电层上方形成第一介电层。在一些实施例中，第一介电层可为共形层。图7示出了对应于步骤1206的一些实施例的截面图。
在步骤1208中，在第一介电层上方形成第二介电层。第二介电层从顶侧密封深沟槽栅格的剩余间隙以在衬底102的上表面下方形成气隙。图8示出了对应于步骤1208的一些实施例的截面图。
在步骤1210中，在第二介电层上方形成金属堆叠栅格。图9示出了对应于步骤1210的一些实施例的截面图。
在步骤1212中，在第二介电层和金属堆叠栅格上方形成第三介电层。在一些实施例中，第三介电层为共形层，以加衬里于第二介电层和金属堆叠栅格的上表面。图10示出了对应于步骤1212的一些实施例的截面图。
在步骤1214中，在第三介电层上方形成滤色器和微透镜。图11示出了对应于步骤1214的一些实施例的截面图。
因此，本发明涉及具有改进的DTI结构的BSI图像传感器，及其相关的形成方法。在一些实施例中，通过以下步骤来形成DTI栅格：沿深沟槽内衬有第一介电层，然后形成第二介电层以从顶侧密封深沟槽的剩余间隙。通过共形地形成第一介电层，深沟槽变窄而没有过多突出物。之后通过形成第二介电层，通过衬底上方的较薄的多余横向部分以有成本效益的方式密封深沟槽。
在一些实施例中，本发明涉及包括图像感测阵列的集成电路。该集成电路包括衬底，衬底包括布置为彼此相邻的多个像素区域以及设置在衬底内的对应于该多个像素区域的多个图像感测元件。该集成电路进一步包括设置在相邻的所述图像感测元件之间并且从所述衬底的上表面延伸至所述衬底内的位置的深沟槽隔离(DTI)栅格。DTI栅格包括设置在衬底的上表面下方的气隙，该气隙具有被第一介电层包围的下部和被第二介电层密封的一些上部。
优选地，所述深沟槽隔离栅格包括：钝化层，在所述衬底的上表面上方延伸并且加衬里于所述衬底内的深沟槽隔离栅格；所述第一介电层，共形地设置在所述钝化层上方；以及所述第二介电层，设置在所述第一介电层上方并且从顶侧密封所述气隙。
优选地，所述第一介电层和所述第二介电层包括二氧化硅。
优选地，集成电路还包括：多个滤色器，设置在所述衬底上方并对应于多个像素区域，所述多个滤色器被被配置为向所述图像感测元件传输特定波长的入射辐射；金属栅格，在所述第二介电层上方设置在所述多个滤色器的相邻滤色器之间；以及第三介电层，设置在所述第二介电层上方并且加衬里于所述金属栅格。
优选地，所述钝化层包括第一高k介电层和设置在所述第一高k介电层上方的第二高k介电层。
优选地，所述图像感测元件分别包括具有第一区域和第二区域的光电二极管，所述第一区域具有第一掺杂类型并且所述第二区域具有不同于所述第一掺杂类型的第二掺杂类型。
在另一些实施例中，本发明涉及形成集成电路的方法。该方法包括在衬底的背面从衬底的上表面形成深沟槽栅格，并且形成加衬里于深沟槽栅格并且在衬底的上表面上方延伸的第一介电层。该方法进一步包括在第一介电层上方形成第二介电层并且包围深沟槽栅格的剩余间隙以在深沟槽的下部形成气隙。气隙被第一介电层或第二介电层密封在衬底的上表面之下。
优选地，所述第一介电层是通过等离子增强的原子层沉积(PEALD)形成的共形层，并且所述第二介电层通过等离子增强的化学汽相沉积(PECVD)形成。
优选地，形成集成电路的方法，还包括：在形成深沟槽栅格之前，从所述衬底的与所述背面相对的正面形成图像感测元件；在所述衬底的正面形成转移晶体管，所述转移晶体管连接至所述图像感测元件；以及在所述衬底的正面形成后段制程(BEOL)金属化堆叠件，其中所述后段制程金属化堆叠件包括布置在一个或多个层间介电层内的多个金属互连层。
优选地，形成集成电路的方法还包括：在形成气隙之后，在所述深沟槽栅格之间的所述第二介电层上方形成多个滤色器；以及在所述滤色器上面形成微透镜。
优选地，形成集成电路的方法还包括：在所述多个滤色器的相邻滤色器之间的所述第二介电层上方形成金属栅格；以及在所述第二介电层上方形成第三介电层并且加衬里于所述金属栅格。
优选地，形成集成电路的方法还包括：在形成所述第一介电层之前，使用溅射沉积形成钝化层以加衬里于所述深沟槽栅格并且在所述衬底的上表面上方延伸。
优选地，通过形成第一高k介电层形成所述钝化层，所述第一高k介电层包括氧化铪(HfO)、氧化铝(Al2O3)或它们的组合。
优选地，通过形成第二高k介电层形成所述钝化层，所述第二高k介电层包括氧化钛(TiO2)、五氧化二钽(Ta2O5)或它们的组合。
在又一些实施例中，本发明涉及形成集成电路的方法。该方法包括实施蚀刻以从衬底的上表面形成深沟槽栅格，并且通过等离子增强的原子层沉积(PEALD)形成第一二氧化硅层，以加衬里于深沟槽栅格并且在衬底的上表面上方延伸。该方法进一步包括通过等离子增强的化学汽相沉积(PECVD)在形成的第一二氧化硅层上方形成第二二氧化硅层，以从顶侧包围深沟槽栅格的剩余间隙，从而在深沟槽栅格的下部形成气隙。
优选地，在所述沉积之后平坦化所述第二二氧化硅层。
优选地，形成集成电路的方法还包括：在形成所述第一二氧化硅层之前形成钝化层，所述钝化层沿所述深沟槽栅格的表面向下延伸，并且在所述深沟槽栅格与所述衬底的上表面相接的上边缘处形成突出部。
优选地，形成所述第一二氧化硅层以在覆盖所述深沟槽栅格的位置处沿第一方向从顶侧密封所述气隙。
优选地，形成集成电路的方法还包括：在覆盖所述深沟槽栅格的所述第二二氧化硅层上方形成金属栅格；在所述第二二氧化硅层上方形成第三二氧化硅层并且加衬里于所述金属栅格；在所述第三二氧化硅层上方形成滤色器；以及在所述滤色器上面形成微透镜。
优选地，形成集成电路的方法还包括：在所述衬底的正面形成图像感测元件；以及在所述图像感测元件上方形成后端制程(BEOL)金属化堆叠件，其中所述后段制程金属化堆叠件包括布置在一个或多个层间介电层内的多个金属互连层。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替代以及改变。

Claims (1)

1.一种集成电路，包括图像感测阵列，包括：
衬底，包括一个接一个地布置的多个像素区域；
多个图像感测元件，设置在所述衬底内并对应于所述多个像素区域；以及
深沟槽隔离(DTI)栅格，设置在相邻的所述图像感测元件之间并且从所述衬底的上表面延伸至所述衬底内的位置；
其中所述深沟槽隔离栅格包括设置在所述衬底的上表面下方的气隙，其中所述气隙具有被第一介电层包围的下部，并且其中一些气隙具有被第二介电层密封的上部。
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