CN106961323B - 一种密钥解密板卡、装置、系统及处理方法 - Google Patents

一种密钥解密板卡、装置、系统及处理方法 Download PDF

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Abstract

本发明了公开一种密钥解密板卡、装置、系统及处理方法，属于数据安全技术领域。本发明的密钥解密板卡包括母板和设置于母板上的控制子卡模块、多个处理子卡模块和电源模块，所述母板用于给控制子卡模块与多个处理子卡模块之间通信提供传输线路；所述控制子卡模块用于通过母板上的传输线路向多个处理子卡模块发送数据和控制指令，读取多个处理子卡模块反馈的处理结果；所述多个处理子卡模块用于接收控制子卡模块发送的数据和控制指令，解密密钥并向控制子卡模块反馈处理结果；所述电源模块用于给控制子卡模块和多个处理子卡模块供电。本发明的密钥解密板卡结构简单，解密速度快，效率高。

Description

一种密钥解密板卡、装置、系统及处理方法
技术领域
本发明涉及数据安全技术领域，尤其涉及一种密钥解密板卡、装置、系统及处理方法。
背景技术
通常利用DES算法进行关键数据的加密，即给定64位密钥和64位明文，通过DES运算后得到64位的加密密文。而对于DES密钥破解而言，就是给定64位明文和64位密文，求解64位的密钥。按照DES算法，64位的密钥实际上是有56位通过给定的移位异或等操作生成的，所以DES密钥破解问题就是在事先已知64位明文输入块和64位密文输出块的基础上，求解56位的密钥。传统的DES密钥的暴力破解方法为：通过遍历生成56位的密钥，将64位的明文通过DES加密算法后得到64位的密文，将生成的密文与事先已知的密文比较，若二者相等，表示本次生成的56位密钥正确；若二者不等，表示本次生成的56位密钥不正确，需继续生成新的密钥对明文重新DES加密，以此类推，直至得到正确的密钥。DES解密的效率主要依赖于DES加密过程。目前软件实现DES解密可采用超级计算机或分布式计算系统，优点是编程灵活，缺点是实现成本较高，导致难以大规模应用，专用集成电路ASIC可提供高性能算法，但灵活性差，考虑到该类芯片的市场用户范围较小，ASIC厂商无意生产相关产品。
发明内容
本发明的目的在于提供一种密钥解密板卡、装置、系统以及处理方法，采用集中式控制和分布式计算模式，结构简单，解密速度快，效率高。
本发明提供技术方案如下：
一方面，本发明提供了一种密钥解密板卡，包括母板和设置于母板上的控制子卡模块、多个处理子卡模块和电源模块，所述母板用于给控制子卡模块与多个处理子卡模块之间通信提供传输线路；所述控制子卡模块用于通过母板上的传输线路向多个处理子卡模块发送数据和控制指令，读取多个处理子卡模块反馈的处理结果；所述多个处理子卡模块用于接收控制子卡模块发送的数据和控制指令，解密密钥并向控制子卡模块反馈处理结果；所述电源模块用于给控制子卡模块和多个处理子卡模块供电。
根据本发明的一实施方式，所述控制子卡模块与多个处理子卡模块之间为I2C串行总线通信，所述I2C串行总线包括一条串行数据线SDA和一条串行时钟线SCL。
根据本发明的另一实施方式，所述控制子卡模块向多个处理子卡发送数据包括输入明文、输入密钥和密钥生成空间；所述控制子卡模块向多个处理子卡发送的控制指令包括处理启动和停止指令，所述控制子卡模块读取多个处理子卡反馈的处理结果包括解密成功或失败的信息。
根据本发明的另一实施方式，所述控制子卡模块包括主处理芯片、控制子卡接口、与主处理芯片分别连接的存储芯片和可编程逻辑芯片。
根据本发明的另一实施方式，所述主处理芯片为FPGA处理芯片，所述存储芯片包括DDRSRAM存储芯片和Flash存储芯片，所述可编程逻辑芯片为CPLD芯片。
根据本发明的另一实施方式，所述处理子卡模块包括多个子处理芯片、与多个子处理芯片分别连接的多个子存储芯片和处理子卡接口。
根据本发明的另一实施方式，所述子处理芯片为FPGA处理芯片，所述子存储芯片为Flash存储芯片，所述Flash存储芯片同时连接四个FPGA处理芯片。
另一方面，本发明还提供了一种密钥解密装置，包括机壳和设置于机壳内的密钥解密板卡，
所述机壳的前面板设置有网口、串口、电源指示灯、工作指示灯和复位按钮，所述机壳的后面板设置有电源开关、交流电源插口和接地口，所述机壳的左右侧面板均设置有风道；
所述密钥解密板卡包括母板和设置于母板上的控制子卡模块、多个处理子卡模块和电源模块，所述母板用于给控制子卡模块与多个处理子卡模块之间通信提供传输线路；所述控制子卡模块用于通过母板上的传输线路向多个处理子卡模块发送数据和控制指令，读取多个处理子卡模块反馈的处理结果；所述多个处理子卡模块用于接收控制子卡模块发送的数据和控制指令，解密密钥并向控制子卡模块反馈处理结果；所述电源模块用于给控制子卡模块和多个处理子卡模块供电。
再一方面，本发明还提供了一种密钥解密系统，包括多个密钥解密装置、外部输入模块和接口控制模块，所述多个密钥解密装置和外部输入模块之间通过接口控制模块进行数据传输，所述数据传输为网线或串口线传输。
又一方面，本发明还提供了一种密钥解密处理方法，包括：
步骤a:接收控制子卡模块发送的输入明文、输入密文和密钥生成空间，所述密钥生成空间包括初始密钥生成值和密钥生成上限值；
步骤b:在初始密钥生成值和密钥生成上限值之间采用递增方式生成临时密钥；
步骤c:利用所述临时密钥加密所述输入明文得到临时密文；
步骤d:比较所述临时密文和所述输入密文；；
步骤e：当所述临时密文和所述输入密文相同时发送所述临时密钥给控制子卡模块。
本发明的有益效果如下：
本发明的密钥解密板卡包括母板、控制子卡模块、多个处理子卡模块和电源模块，采用集中式控制和分布式计算模式，控制子卡模块用于整体的计算控制，各处理子卡模块分别独立进行解密运算。本发明实施例的密钥解密板卡结构简单，解密速度快，效率高。本发明的密钥解密板卡采用I2C串行总线可有效减少母板上的电路布线数量，可扩展连接多个处理子卡模块。本发明的密钥解密板卡的处理子卡模块FPGA处理芯片对FLASH存储芯片下载采用一托多模式，减少FLASH数量，节约板卡成本。本发明的密钥解密系统包括多个密钥解密装置、外部输入模块和接口控制模块，多个密钥解密装置同时参与并行计算，有效提高解密的速度。本发明的密钥解密处理方法简单方便，解密速度快，效率高。
附图说明
图1为本发明的密钥解密板卡的一个实施例的结构示意图；
图2为本发明的密钥解密板卡的控制子卡模块的一个实施例的结构示
意图；
图3为本发明的密钥解密板卡的处理子卡模块的一个实施例的结构示意图；
图4为本发明的密钥解密装置的一个实施例的结构示意图；
图5为本发明的密钥解密装置的机壳左右侧面板的一个实施例的结构示意图；
图6为本发明的密钥解密系统的一个实施例的结构示意图；
图7为本发明的密钥解密处理方法的一个实施例的流程示意图。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
一方面，本发明实施例提供了一种密钥解密板卡10，如图1所示，包括母板1和设置于母板上的控制子卡模块2、多个处理子卡模块3和电源模块4，其中母板用于给控制子卡模块与多个处理子卡模块之间通信提供传输线路5；控制子卡模块用于通过母板上的传输线路向多个处理子卡模块发送数据和控制指令，读取多个处理子卡模块反馈的处理结果；多个处理子卡模块用于接收控制子卡模块发送的数据和控制指令，解密密钥并向控制子卡模块反馈处理结果；电源模块用于给控制子卡模块和多个处理子卡模块供电。
本发明实施例的密钥解密板卡包括母板、控制子卡模块、多个处理子卡模块和电源模块，采用集中式控制和分布式计算模式，控制子卡模块用于整体的计算控制，各处理子卡模块分别独立进行解密运算。本发明实施例的密钥解密板卡结构简单，解密速度快，效率高。
作为上述实施例的一个举例说明，本发明实施例的控制子卡模块2与多个处理子卡模块3之间为I2C串行总线通信，其中I2C串行总线包括一条串行数据线SDA和一条串行时钟线SCL。
本发明实施例的母板用于给控制子卡模块与多个处理子卡模块之间通信提供传输线路，为了在母板上支持更多的处理子卡模块，减少母板上电路布线数量，同时考虑解密的通信量较少，对控制子卡模块与处理子卡模块之间的传输总线选择I2C串行总线，该总线包括一条串行数据线(SDA)，一条串行时钟线(SCL)，在传输数据内部通过区分地址最多可支持外挂1024个处理子卡模块，采用多条I2C总线可扩展母板上的处理子卡模块数量。本发明实施例的密钥解密板卡采用I2C串行总线可有效减少母板上的电路布线数量，可扩展连接多个处理子卡模块。
作为上述实施例的另一个举例说明，本发明实施例的控制子卡模块向多个处理子卡发送数据包括输入明文、输入密钥和密钥生成空间；控制子卡模块向多个处理子卡发送的控制指令包括处理启动和停止指令，控制子卡模块读取多个处理子卡反馈的处理结果包括解密成功或失败的信息，其中解密成功信息为解密出的密钥信息。
作为上述实施例的另一个举例说明，如图2所示，本发明实施例的控制子卡模块包括主处理芯片21、控制子卡接口22、与主处理芯片分别连接的存储芯片23和可编程逻辑芯片24。
作为上述实施例的另一个举例说明，本发明实施例的主处理芯片为FPGA处理芯片，存储芯片包括DDRSRAM存储芯片和Flash存储芯片，可编程逻辑芯片为CPLD芯片。本发明实施例的FPGA处理芯可为XC5VFX30T。
作为上述实施例的另一个举例说明，如图3所示，本发明实施例的处理子卡模块包括多个子处理芯片31、与多个子处理芯片分别连接的多个子存储芯片32和处理子卡接口33。
作为上述实施例的另一个举例说明，本发明实施例的子处理芯片为FPGA处理芯片，子存储芯片为Flash存储芯片，Flash存储芯片同时连接四个FPGA处理芯片。
考虑到密钥解密板卡对FPGA处理芯片逻辑资源的需求较大，而对管脚的需求较少(采用I2C总线)，因而FPGA处理芯片采用逻辑资源较多、且管脚封装较少的FPGA芯片。由于各FPGA芯片的内部处理程序相同，因而对FPGA的FLASH下载采用一托多模式，减少FLASH数量，节约板卡成本。
另一方面，本发明实施例还提供了一种密钥解密装置20，如图4所示，包括机壳6和设置于机壳内的密钥解密板卡10，
其中机壳的前面板61设置有网口611、串口612、电源指示灯613、工作指示灯614和复位按钮615，机壳的后面板62设置有电源开关621、交流电源插口622和接地口623，机壳的左右侧面板63(64)均设置有风道631(641)；
密钥解密板卡10包括母板和设置于母板上的控制子卡模块、多个处理子卡模块和电源模块，母板用于给控制子卡模块与多个处理子卡模块之间通信提供传输线路；控制子卡模块用于通过母板上的传输线路向多个处理子卡模块发送数据和控制指令，读取多个处理子卡模块反馈的处理结果；多个处理子卡模块用于接收控制子卡模块发送的数据和控制指令，解密密钥并向控制子卡模块反馈处理结果；电源模块用于给控制子卡模块和多个处理子卡模块供电。
本发明实施例的密钥解密装置包括机壳和设置于机壳内的密钥解密板卡，机壳的前面板设置有为用户预留的网口和串口，以及装置的电源指示灯、工作指示灯和复位按钮，机壳的后面板设置有电源开关、交流电源插口和接地口，交流电源插口可接入22V交流电源，机壳的左右侧面板均设置有风道，有助于机壳内散热。本发明实施例的密钥解密板卡包括母板、控制子卡模块、多个处理子卡模块和电源模块，采用集中式控制和分布式计算模式，控制子卡模块用于整体的计算控制，各处理子卡模块分别独立进行解密运算。本发明实施例的密钥解密装置结构简单，解密速度快，效率高。
如图5所示，本发明实施例的密钥解密装置风道可为蜂窝形。
再一方面，本发明实施例还提供了一种密钥解密系统100，如图6所示，包括多个密钥解密装置20、外部输入模块30和接口控制模块40，多个密钥解密装置和外部输入模块之间通过接口控制模块进行数据传输，所述数据传输为网线或串口线传输。
本发明实施例密钥解密系统包括多个密钥解密装置、外部输入模块和接口控制模块，多个密钥解密装置同时参与并行计算，有效提高解密的速度。
又一方面，本发明实施例还提供了一种密钥解密处理方法，如图7所示，包括：
步骤101:接收控制子卡模块发送的输入明文、输入密文和密钥生成空间，其中密钥生成空间包括初始密钥生成值和密钥生成上限值；
步骤102:在初始密钥生成值和密钥生成上限值之间采用递增方式生成临时密钥；
步骤103:利用临时密钥加密输入明文得到临时密文；
步骤104:比较临时密文和输入密文；
步骤105：当临时密文和输入密文相同时发送临时密钥给控制子卡模块。
本发明实施例的FPGA处理芯片内部通过地址划分出多个解密单元，每个解密单元的解密过程为：接收控制子卡模块下发的输入明文、输入密文和密钥生成空间，密钥生成空间包括初始密钥生成值和密钥生成上限值，在解密过程中，在初始值密钥生成值和密钥生成上限值之间采用递增方式生成临时密钥，将该临时密钥对输入明文进行加密运算，若得到的临时密文与输入密文相同，表示该生成临时密钥即为所需的密钥，解密成功；若在初始值密钥生成值和密钥生成上限值之间生成的临时密钥都不满足需求，表明所需搜索的密钥不在该解密单元分配的密钥生成空间中，通过I2C总线上报状态，由控制子卡模块通知处理子卡模块停止该解密单元的工作。
本发明实施例的密钥解密处理方法简单方便，解密速度快，效率高。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (1)

1.一种密钥解密系统，其特征在于，包括多个密钥解密装置、外部输入模块和接口控制模块，所述多个密钥解密装置和外部输入模块之间通过接口控制模块进行数据传输，所述数据传输为网线或串口线传输；
所述密钥解密装置包括机壳和设置于机壳内的密钥解密板卡，
所述机壳的前面板设置有网口、串口、电源指示灯、工作指示灯和复位按钮，所述机壳的后面板设置有电源开关、交流电源插口和接地口，所述机壳的左右侧面板均设置有风道；
所述密钥解密板卡包括母板和设置于母板上的控制子卡模块、多个处理子卡模块和电源模块，所述母板用于给控制子卡模块与多个处理子卡模块之间通信提供传输线路；所述控制子卡模块用于通过母板上的传输线路向多个处理子卡模块发送数据和控制指令，读取多个处理子卡模块反馈的处理结果；所述多个处理子卡模块用于接收控制子卡模块发送的数据和控制指令，解密密钥并向控制子卡模块反馈处理结果；所述电源模块用于给控制子卡模块和多个处理子卡模块供电；
所述控制子卡模块与多个处理子卡模块之间为I2C串行总线通信，所述I2C串行总线包括一条串行数据线SDA和一条串行时钟线SCL；
所述控制子卡模块向多个处理子卡发送数据包括输入明文、输入密钥和密钥生成空间；所述控制子卡模块向多个处理子卡发送的控制指令包括处理启动和停止指令，所述控制子卡模块读取多个处理子卡反馈的处理结果包括解密成功或失败的信息；
所述控制子卡模块包括主处理芯片、控制子卡接口、与主处理芯片分别连接的存储芯片和可编程逻辑芯片，所述主处理芯片为FPGA处理芯片，所述存储芯片包括DDRSRAM存储芯片和Flash存储芯片，所述可编程逻辑芯片为CPLD芯片；
所述处理子卡模块包括多个子处理芯片、与多个子处理芯片分别连接的多个子存储芯片和处理子卡接口，所述子处理芯片为FPGA处理芯片，所述子存储芯片为Flash存储芯片，所述Flash存储芯片同时连接四个FPGA处理芯片；
所述处理子卡模块用于接收控制子卡模块发送的输入明文、输入密文和密钥生成空间，所述密钥生成空间包括初始密钥生成值和密钥生成上限值；在初始密钥生成值和密钥生成上限值之间采用递增方式生成临时密钥；利用所述临时密钥加密所述输入明文得到临时密文；
比较所述临时密文和所述输入密文；当所述临时密文和所述输入密文相同时发送所述临时密钥给所述控制子卡模块。
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