CN106960872A - 一种具有纳米尺度薄膜界面的肖特基能障半导体元件 - Google Patents

一种具有纳米尺度薄膜界面的肖特基能障半导体元件 Download PDF

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Abstract

本发明提供一种具有纳米尺度薄膜界面的肖特基能障半导体元件，包括一肖特基能障层以及一金属电极；其中于肖特基能障层的一上表面形成一纳米尺度薄膜界面层，纳米尺度薄膜界面层的厚度大于且小于构成纳米尺度薄膜界面层的材料为至少一氧化物；金属电极形成于纳米尺度薄膜界面层之上且与纳米尺度薄膜界面层相接触。因此，本发明可以改善金属-半导体场效晶体管的栅极延迟现象以及改善肖特基二极管的电流延迟现象。

Description

一种具有纳米尺度薄膜界面的肖特基能障半导体元件
技术领域
本发明涉及一种具有纳米尺度薄膜界面的肖特基能障半导体元件，可减少界面缺陷，以改善肖特基能障半导体元件的特性。
背景技术
高电子迁移率场效晶体管(High Electron Mobility Transistor，HEMT)因其在高功率以及高频等应用上的表现极具潜力而备受瞩目。然而，高电子迁移率场效晶体管一直存在着像是漏电流(Leakage Current)、栅极金属扩散(Gate Metal Diffusion)、栅极延迟现象(Gate-lag Phenomenon)以及漏极延迟现象(Drain-lag Phenomenon)等问题，使其在应用上有所限制。一般而言，具有肖特基接面的金属-半导体场效晶体管(Metal-Semiconductor Field Effect Transistor，MESFET)也普遍存在着上述这些问题。请参阅图4，其为现有技术的金属-半导体场效晶体管的剖面示意图。金属-半导体场效晶体管4的结构包括一基板40、一肖特基能障层41、一栅极42、一漏极43、一源极44以及一介电层45。肖特基能障层41形成于基板40之上。栅极42形成于肖特基能障层41之上，且栅极42与肖特基能障层41相接触(为肖特基接触Schottky Contact)而形成一肖特基接面(SchottkyJunction)。其中在形成栅极42之前，通常会先在肖特基能障层41之上形成介电层45，然后再将介电层45蚀刻出一凹槽，而于该凹槽之内及四周形成栅极42，且栅极42于该凹槽的底部与肖特基能障层41相接触而形成肖特基接面。漏极43以及源极44分别形成于栅极42的两侧的肖特基能障层41之上，且漏极43以及源极44分别与肖特基能障层41形成欧姆接触(Ohmic Contact)。当对金属-半导体场效晶体管4的栅极42施加一脉冲电压时，一漏极电流随即被开启，然而却只有开启一部分(部分开启的电流大小为Ig0)，而后随着时间漏极电流会逐渐地慢慢变化，直至呈现稳定状态的漏极电流(稳定状态的电流大小为Igs)，此一现象称为栅极延迟现象(Gate-lag Effect)。而栅极延迟率(或称栅极延迟Gate-lag)则定义为(Igs-Ig0)/Igs*100％。栅极延迟率越高表示栅极延迟现象越严重。栅极延迟会影响到一些特定的数字电路以及高精度的模拟电路的效能。例如，当脉冲通过一连串的反向器(Inverter)，严重的栅极延迟会使得脉冲宽度变窄，甚至最后脉冲宽度会窄到变成0，而造成这一连串的反向器功能失常。产生栅极延迟现象的最主要的因素是源自于肖特基能障层41的界面缺陷(Interface Trap，或称表面缺陷Surface Trap)，包含了栅极42与肖特基能障层41相接触而形成的肖特基接面的界面缺陷以及介于栅极42及漏极43之间的肖特基能障层41的界面缺陷；而介于源极44及栅极42之间的肖特基能障层41的界面缺陷也会影响栅极延迟现象。当漏极电流一被开启时，肖特基能障层41的界面缺陷随即将通过的载子局限住，需经过一段时间这些载子才能逐渐地跳脱肖特基能障层41的界面缺陷的局限，因而产生栅极延迟现象。
相似地，当对金属-半导体场效晶体管4的漏极43施加一脉冲电压时，漏极电流随即被开启，然而却只有开启一部分(部分开启的电流大小为Id0)，而后随着时间漏极电流会逐渐地慢慢变化，直至呈现稳定状态的漏极电流(稳定状态的电流大小为Ids)，此一现象称为漏极延迟现象(Drain-lag Effect)。而漏极延迟率(或称漏极延迟Drain-lag)则定义为(Ids-Id0)/Ids*100％。漏极延迟现象产生的因素主要来自于基板40以及肖特基能障层41的缺陷，包含了晶片或磊晶时的缺陷、杂质以及掺杂分布不均匀等等。其中也包括肖特基能障层41所包含的次结构中的缺陷，例如一肖特基障碍次层(图中未显示)、一通道次层(图中未显示)以及一缓冲次层(图中未显示)。而其中肖特基能障层41的界面缺陷也会影响漏极延迟现象。
金属-半导体场效晶体管4的漏电流现象主要包括栅极漏电流(Gate LeakageCurrent)。漏极电流很容易由栅极42与肖特基能障层41间的肖特基接面漏出，此为栅极漏电流。金属-半导体场效晶体管4的漏电流现象也包括漏极漏电流(Drain LeakageCurrent)。
金属-半导体场效晶体管4的栅极42常使用金或铜作为传导金属，而金或铜很容易由栅极42经由肖特基接面扩散进入肖特基能障层41中，此即为栅极金属扩散现象。栅极金属扩散现象会使得栅极42与肖特基能障层41间的肖特基接面的完整性遭到破坏，导致金属-半导体场效晶体管4的漏电流的增大，不只影响其电性，也会降低其效能以及可靠度。
现有技术的肖特基二极管也存在着漏电流以及金属扩散等问题。除此之外，现有技术的肖特基二极管还有一电流延迟现象，是相似于金属-半导体场效晶体管的栅极延迟现象，使其应用上有所限制。请参阅图5，其为现有技术的肖特基二极管的剖面示意图。包括一肖特基能障层50、一第一电极51以及一第二电极52。其中肖特基能障层50以及第一电极51间形成一肖特基接面；而肖特基能障层50以及第二电极52间形成一欧姆接触。肖特基二极管的电流延迟现象当对肖特基二极管5的第一电极51施加一脉冲电压时，电流随即被开启，然而却只有开启一部分，而后随着时间电流逐渐地慢慢变化，直至呈现稳定状态的电流。在脉冲电压为固定之下，此现象像是电阻会动态变化，而使得电流跟着动态变化，故此现象又称为动态导通电阻(DynamicOn-Resistance，Dynamic Ron)。
有鉴于此，发明人开发出能减少肖特基能障层的界面缺陷的设计，能够避免上述的缺点，又具有成本低廉的优点，以兼顾使用弹性与经济性等考量，因此遂有本发明的产生。
发明内容
本发明所欲解决的现有技术的技术问题有四，其中最主要的技术问题在于改善金属-半导体场效晶体管的栅极延迟现象以及改善肖特基二极管的电流延迟现象(或称动态导通电阻现象)；其他欲解决的技术问题包括：改善金属-半导体场效晶体管的漏极延迟现象、降低金属-半导体场效晶体管的漏电流、降低肖特基二极管的漏电流、减少金属-半导体场效晶体管的栅极金属扩散以及减少肖特基二极管的金属扩散。
为解决前述问题，以达到所预期的功效，本发明提供一种具有纳米尺度薄膜界面的肖特基能障半导体元件，包括一肖特基能障层以及一金属电极。其中于该肖特基能障层的一上表面形成一纳米尺度薄膜界面层，其中该纳米尺度薄膜界面层的厚度大于且小于构成该纳米尺度薄膜界面层的材料为至少一氧化物；该金属电极形成于该纳米尺度薄膜界面层之上且与该纳米尺度薄膜界面层相接触。通过该纳米尺度薄膜界面层以减少该肖特基能障层的上表面的界面缺陷。当应用于金属-半导体场效晶体管时，可改善金属-半导体场效晶体管的栅极延迟现象以及漏极延迟现象。而由于该纳米尺度薄膜界面层的材料为氧化物，因此可减少栅极金属扩散，并可减少漏电流。当应用于肖特基二极管时，可改善肖特基二极管的电流延迟现象。而由于该纳米尺度薄膜界面层的材料为氧化物，因此可减少肖特基二极管的漏电流以及金属扩散。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其中构成该纳米尺度薄膜界面层的材料包括选自以下群组的至少一个：一铝氧化物(AluminiumOxide)、一硅氧化物(Silicon Oxide)、一镓氧化物(Gallium Oxide)、一锗氧化物(Germanium Oxide)、一镍氧化物(Nickel Oxide)、一钽氧化物(Tantalum Oxide)以及一钯氧化物(Palladium Oxide)。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其中该肖特基能障半导体元件为一肖特基二极管。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其还包括一第二金属电极，该第二金属电极形成于该肖特基能障层的一下表面，且该第二金属电极与该肖特基能障层形成欧姆接触。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其还包括一基板以及一第二金属电极，其中该肖特基能障层形成于该基板之上，该第二金属电极形成于该基板之下。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其还包括一基板，其中该肖特基能障层形成于该基板之上。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其中构成该基板的材料包括选自以下群组的一个：砷化镓(GaAs)、蓝宝石(Sapphire)、磷化铟(InP)、碳化硅(SiC)以及氮化镓(GaN)。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其中该肖特基能障半导体元件为一高电子迁移率场效晶体管或一金属-半导体场效晶体管。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其中该金属电极为一栅极电极。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其中该栅极电极包括一传导层以及一接触层，其中该接触层与该纳米尺度薄膜界面层相接触。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其中该栅极电极还包含一扩散阻碍层，其中该扩散阻碍层形成于介于该接触层与该传导层之间。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其还包含一源极电极以及一漏极电极，其中该源极电极以及该漏极电极分别形成于该金属电极的两侧的该肖特基能障层之上。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其还包含一覆盖层，其中该覆盖层分别形成于介于该源极电极及该肖特基能障层之间以及介于该漏极电极及该肖特基能障层之间。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其中该肖特基能障层包括一能障次层以及一通道次层，其中该能障次层形成在该通道次层之上。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其中该肖特基能障层还包括一缓冲次层，其中该通道次层形成在该缓冲次层之上。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其中该肖特基能障层包括一能障次层以及一缓冲次层，其中该能障次层形成在该缓冲次层之上。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其中构成该肖特基能障层的材料包括选自以下群组的至少一个：氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、氮化铝镓(AlGaN)、砷化铝镓(AlGaAs)、砷化铟镓(InGaAs)、磷化铟镓(InGaP)、磷化铝铟(AlInP)以及碳化硅(SiC)。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其中构成该肖特基能障层的材料包括选自以下群组的至少一个：IV族化合物半导体材料、II-VI族化合物半导体材料以及III-V族化合物半导体材料。
本发明还提供一种具有纳米尺度薄膜界面的肖特基能障半导体元件，包括：一肖特基能障层，其中该肖特基能障层的一上表面经氧化而形成一纳米尺度薄膜氧化界面层，其中该纳米尺度薄膜氧化界面层的厚度大于且小于以及一金属电极，形成于该肖特基能障层的该上表面之上且与该纳米尺度薄膜氧化界面层相接触。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其中构成该纳米尺度薄膜氧化界面层的材料包括选自以下群组的至少一个：一铝氧化物、一硅氧化物、一镓氧化物、一锗氧化物、一镍氧化物、一钽氧化物以及一钯氧化物。
于一实施例中，前述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其中构成该肖特基能障层的材料包括选自以下群组的至少一个：氮化镓、砷化镓、磷化铟、氮化铝镓、砷化铝镓、砷化铟镓、磷化铟镓、磷化铝铟以及碳化硅。
为进一步了解本发明，以下举较佳的实施例，配合附图、图号，将本发明的具体构成内容及其所达成的功效详细说明如下。
附图说明
图1为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的金属-半导体接面的剖面示意图。
图2A～图2B为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的具体实施例的剖面示意图。
图3A～图3I为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的具体实施例的剖面示意图。
图3J～图3S为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的具体实施例的栅极局部放大剖面示意图。
图3T、图3U为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的一具体实施例的剖面示意图以及栅极局部放大剖面示意图。
图4为现有技术的金属-半导体场效晶体管的剖面示意图。
图5为现有技术的肖特基二极管的剖面示意图。
图6为现有技术的金属-氧化物-半导体结构的剖面示意图。
图7为现有技术的金属-氧化物-半导体场效晶体管的剖面示意图。
图8A为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的一具体实施例与现有技术的金属-半导体场效晶体管的栅极延迟以及漏极延迟的比较图。
图8B为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的一具体实施例的栅极金属扩散分析图。
图8C～图8F分别为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的两具体实施例与现有技术的金属-半导体场效晶体管的漏电流、导通电压、转导峰值以及零偏压临限电压的比较图。
附图标记说明：
1：肖特基能障半导体元件 10：肖特基能障层
100：能障次层 101：通道次层
102：缓冲次层 103：氮化铝镓次层
104：氮化镓次层 11：上表面
12：纳米尺度薄膜界面层 13：厚度
2肖特基二极管 20：金属电极
21：第二金属电极 22：基板
3：金属-半导体场效晶体管 30：基板
31：栅极 310：接触层
311：传导层 312：扩散阻碍层
32：漏极 33：源极
34：覆盖层 35：介电层
4：金属-半导体场效晶体管 40：基板
41：肖特基能障层 42：栅极
43：漏极 44：源极
45：介电层 5：肖特基二极管
50：肖特基能障层 51：第一电极
52：第二电极 6：金属-氧化物-半导体结构
60：肖特基能障层 61：电极
62：氧化层 7：金属-氧化物-半导体场效晶体管
70：基板 71：肖特基能障层
72：栅极 73：漏极
74：源极 75：氧化层
76：介电层
具体实施方式
请参阅图1，其为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的金属-半导体接面的剖面示意图。此实施例的肖特基能障半导体元件1的结构包括一肖特基能障层10以及一金属电极20。其中于肖特基能障层10的一上表面11形成一纳米尺度薄膜界面层12；再于纳米尺度薄膜界面层12之上形成金属电极20，使得金属电极20与纳米尺度薄膜界面层12相接触。其中构成纳米尺度薄膜界面层12的材料为一氧化物或至少一氧化物，氧化物经由原子层化学气相沉积系统(Atomic Layer Chemical Vapor DepositionSystem，简称ALD)沉积于肖特基能障层10的上表面11之上，并与肖特基能障层10的上表面11相结合而形成纳米尺度薄膜界面层12，藉此以减少肖特基能障层10的上表面11的界面缺陷。通过纳米尺度薄膜界面层12以减少肖特基能障层10的上表面11的界面缺陷，藉此可改善肖特基能障半导体元件1的电流延迟现象，且由于纳米尺度薄膜界面层12的材料为氧化物，因此也可减少金属扩散，并可减少漏电流。然而，若纳米尺度薄膜界面层12的厚度13(也即氧化物的厚度)大于或等于时，由于纳米尺度薄膜界面层12的厚度13过厚，会使得肖特基能障层10与金属电极20间的电阻值过大，这将造成肖特基能障半导体元件1的特性大幅改变，此结果并非发明人所想要。发明人虽欲以纳米尺度薄膜界面层12减少肖特基能障层10的上表面11的界面缺陷，藉此改善肖特基能障半导体元件1的电流延迟现象、降低漏电流以及减少金属扩散，但却想尽可能地保有肖特基能障半导体元件原本所具有的特性。因此，虽然纳米尺度薄膜界面层12能减少肖特基能障层10的上表面11的界面缺陷，但纳米尺度薄膜界面层12的厚度13却不能太厚，以避免造成肖特基能障半导体元件的特性大幅改变。因而，纳米尺度薄膜界面层12的厚度13的范围必须介于大于且小于之间。而一较佳实施例的纳米尺度薄膜界面层12的厚度13的范围大于或等于且小于或等于
请参阅图6，其为现有技术的金属-氧化物-半导体结构的剖面示意图。金属-氧化物-半导体结构6包括一肖特基能障层60、一氧化层62以及一电极61。其中此氧化层62的厚度通常远大于构成氧化层62的材料为一氧化物材料。现有技术的金属-氧化物-半导体结构6的特性与现有技术的肖特基二极管5的肖特基能障层50以及第一电极51间的肖特基接面的特性有很大的差异，应用上也各不相同，各有其擅长的领域。请同时参阅图1、图5以及图6，在图1中由于纳米尺度薄膜界面层12的厚度13非常薄(大于且小于)，因而使得本发明的肖特基能障半导体元件1的金属电极20与纳米尺度薄膜界面层12相接触所形成的接面的特性与上述的图6中现有技术的金属-氧化物-半导体的结构的特性差异极大，而与图5中现有技术的肖特基二极管5的肖特基接面(由第一电极51与肖特基能障层50相接触而形成)的特性较相似。
在图1中构成纳米尺度薄膜界面层12的材料可以是一种氧化物，也可以是一种以上的氧化物。纳米尺度薄膜界面层12的结构可以是一层单一氧化物的结构，也可以是多层单一氧化物的结构，或是多层多种氧化物的结构，只要纳米尺度薄膜界面层12的厚度13范围维持在介于大于且小于之间即可。在一实施例中，构成纳米尺度薄膜界面层12的材料可包括选自以下群组的至少一个：一铝氧化物(Aluminium Oxide)、一硅氧化物(Silicon Oxide)、一镓氧化物(Gallium Oxide)、一锗氧化物(Germanium Oxide)、一镍氧化物(Nickel Oxide)、一钽氧化物(Tantalum Oxide)以及一钯氧化物(Palladium Oxide)。在另一实施例中，构成纳米尺度薄膜界面层12的材料可包括选自以下群组的至少一个：一钛氧化物(Titanium Oxide)、一锆氧化物(Zirconium Oxide)以及一铪氧化物(HafniumOxide)。在又一实施例中，构成纳米尺度薄膜界面层12的材料可包括选自以下群组的至少一个：一铌氧化物(Niobium Oxide)、一钌氧化物(Ruthenium Oxide)、一锌氧化物(ZincOxide)、一钨氧化物(Tungsten Oxide)、一铬氧化物(Chromium Oxide)、一钒氧化物(Vanadium Oxide)、一铁氧化物(Iron Oxide)、一钼氧化物(Molybdenum Oxide)、一钴氧化物(Cobalt Oxide)、一铑氧化物(Rhodium Oxide)、一铜氧化物(Copper Oxide)、一银氧化物(Silver Oxide)、一砷氧化物(Arsenic Oxide)以及一锑氧化物(Antimony Oxide)。在又一实施例中，构成纳米尺度薄膜界面层12的材料可包括选自以下群组的至少一个：一铝氧化物、一硅氧化物、一镓氧化物、一锗氧化物、一镍氧化物、一钽氧化物、一钛氧化物、一锆氧化物、一铪氧化物、一铌氧化物、一钌氧化物、一锌氧化物、一钨氧化物、一铬氧化物、一钯氧化物、一钒氧化物、一铁氧化物、一钼氧化物、一钴氧化物、一铑氧化物、一铜氧化物、一银氧化物、一砷氧化物以及一锑氧化物。
在一实施例中，构成图1中肖特基能障层10的材料包括选自以下群组的至少一个：氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、氮化铝镓(AlGaN)、砷化铝镓(AlGaAs)、砷化铟镓(InGaAs)、磷化铟镓(InGaP)、磷化铝铟(AlInP)以及碳化硅(SiC)。在另一实施例中，构成图1中肖特基能障层10的材料包括选自以下群组的至少一个：氮化铝(AlN)、磷化铝(AlP)、砷化铝(AlAs)、锑化铝(AlSb)、磷化镓(GaP)、锑化镓(GaSb)、氮化铟(InN)、砷化铟(InAs)、锑化铟(InSb)、砷化铝铟(AlInAs)、锑化铝铟(AlInSb)、砷氮化镓(GaAsN)、磷砷化镓(GaAsP)、锑砷化镓(GaAsSb)、磷化铝镓(AlGaP)、氮化铟镓(InGaN)、锑砷化铟(InAsSb)、锑化铟镓(InGaSb)、磷化铝镓铟(AlGaInP)、磷砷化铝镓(AlGaAsP)、磷砷化铟镓(InGaAsP)、锑砷化铟镓(InGaAsSb)、磷锑砷化铟(InAsSbP)、磷砷化铝铟(AlInAsP)、氮砷化铝镓(AlGaAsN)、氮砷化铟镓(InGaAsN)、氮砷化铟铝(InAlAsN)、氮锑砷化镓(GaAsSbN)、锑砷氮化镓铟(GaInNAsSb)以及磷锑砷化镓铟(GaInAsSbP)。在又一实施例中，构成肖特基能障层10的材料包括选自以下群组的至少一个：IV族化合物半导体材料、II-VI族化合物半导体材料以及III-V族化合物半导体材料。
在一实施例中，纳米尺度薄膜界面层12的厚度13大于且小于在另一实施例中，纳米尺度薄膜界面层12的厚度13大于且小于在又一实施例中，纳米尺度薄膜界面层12的厚度13大于且小于在再一实施例中，纳米尺度薄膜界面层12的厚度13大于且小于在另一实施例中，纳米尺度薄膜界面层12的厚度13大于且小于在又一实施例中，纳米尺度薄膜界面层12的厚度13大于且小于在再一实施例中，纳米尺度薄膜界面层12的厚度13大于且小于在另一较佳的实施例中，纳米尺度薄膜界面层12的厚度13大于且小于
在一较佳的实施例中，纳米尺度薄膜界面层12的厚度13大于或等于且小于或等于在另一较佳的实施例中，纳米尺度薄膜界面层12的厚度13大于且小于在又一较佳的实施例中，纳米尺度薄膜界面层12的厚度13大于或等于且小于或等于
请参阅图2A，其为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的一具体实施例的剖面示意图。此实施例的肖特基能障半导体元件1为一肖特基二极管2，其结构包括一肖特基能障层10、一金属电极20以及一第二金属电极21。图2A中的肖特基能障层10与图1中的肖特基能障层10的结构相同。其中于肖特基能障层10的一上表面11形成一纳米尺度薄膜界面层12；再于纳米尺度薄膜界面层12之上形成金属电极20，使得金属电极20与纳米尺度薄膜界面层12相接触；第二金属电极21形成于肖特基能障层10之下，而形成一欧姆接触。其中构成纳米尺度薄膜界面层12的材料为一氧化物或至少一氧化物，氧化物经由原子层化学气相沉积系统沉积于肖特基能障层10的上表面11之上，并与肖特基能障层10的上表面11相结合而形成纳米尺度薄膜界面层12，藉此以减少肖特基能障层10的上表面11的界面缺陷。纳米尺度薄膜界面层12的厚度13范围介于大于且小于之间。通过纳米尺度薄膜界面层12以减少肖特基能障层10的上表面11的界面缺陷，藉此可改善肖特基二极管2的电流延迟现象，且由于纳米尺度薄膜界面层12的材料为氧化物，因此也可减少金属扩散，并可减少漏电流。而一较佳实施例的纳米尺度薄膜界面层12的厚度13的范围大于或等于且小于或等于
请参阅图2B，其为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的另一具体实施例的剖面示意图。此实施例的主要结构与图2A所示的实施例的结构大致相同，惟，其中还包括一基板22。其中肖特基能障层10形成于基板22之上，而第二金属电极21形成于基板22之下。此实施例也为一肖特基二极管2。在一些实施例中，构成基板22的材料包括选自以下群组的一个：砷化镓(GaAs)、蓝宝石(Sapphire)、磷化铟(InP)、碳化硅(SiC)以及氮化镓(GaN)。
请参阅图3A，其为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的一具体实施例的剖面示意图。此实施例的肖特基能障半导体元件1为一金属-半导体场效晶体管3。其结构包括一基板30、一肖特基能障层10、一栅极31、一漏极32、一源极33以及一介电层35。图3A中的肖特基能障层10与图1中的肖特基能障层10的结构相同。其中肖特基能障层10形成于基板30之上。于肖特基能障层10的一上表面11形成一纳米尺度薄膜界面层12；再于纳米尺度薄膜界面层12之上形成栅极31，使得栅极31与纳米尺度薄膜界面层12相接触。其中在形成栅极31之前，通常会先在肖特基能障层10之上形成介电层35，然后再将介电层35蚀刻出一凹槽，而于该凹槽之内及四周形成栅极31，使栅极31于该凹槽的底部与纳米尺度薄膜界面层12相接触。漏极32以及源极33分别形成于栅极31的两侧的肖特基能障层10的上表面11之上，且漏极32以及源极33分别与肖特基能障层10形成欧姆接触。其中构成纳米尺度薄膜界面层12的材料为一氧化物或至少一氧化物，氧化物经由原子层化学气相沉积系统沉积于肖特基能障层10的上表面11之上，并与肖特基能障层10的上表面11相结合而形成纳米尺度薄膜界面层12，藉此以减少肖特基能障层10的上表面11的界面缺陷。纳米尺度薄膜界面层12的厚度13范围介于大于且小于之间。通过纳米尺度薄膜界面层12以减少肖特基能障层10的上表面11的界面缺陷，藉此可改善金属-半导体场效晶体管3的栅极电流延迟现象以及漏极电流延迟现象，且由于纳米尺度薄膜界面层12的材料为氧化物，因此也可减少栅极金属扩散，并可减少栅极漏电流。而一较佳实施例的纳米尺度薄膜界面层12的厚度13的范围大于或等于且小于或等于在一些实施例中，构成基板30的材料包括选自以下群组的一个：砷化镓、蓝宝石、磷化铟、碳化硅以及氮化镓。
请参阅图7，其为现有技术的金属-氧化物-半导体场效晶体管的剖面示意图。其中金属-氧化物-半导体场效晶体管7的结构包括一基板70、一肖特基能障层71、一栅极72、一漏极73、一源极74、一氧化层75以及一介电层76。肖特基能障层71形成于基板70之上。氧化层75形成于肖特基能障层71之上。栅极72形成于氧化层75之上。其中在形成栅极72之前，通常会先在氧化层75之上形成介电层76，然后再将介电层76蚀刻出一凹槽，而于该凹槽之内及四周形成栅极72，使栅极72于该凹槽的底部与氧化层75相接触。漏极73以及源极74分别形成于栅极72的两侧的肖特基能障层71之上，且漏极73以及源极74分别与肖特基能障层71形成欧姆接触。其中此氧化层75的厚度通常远大于构成氧化层75的材料为一氧化物，而形成了金属-氧化物-半导体的结构。由于金属-氧化物-半导体场效晶体管7应用了金属-氧化物-半导体结构6，也因此现有技术的金属-氧化物-半导体场效晶体管7的特性与现有技术的金属-半导体场效晶体管4的特性有很大的差异，应用上也各不相同，各有其擅长的领域。请同时参阅图3A、图4以及图7，在图3A中由于纳米尺度薄膜界面层12的厚度13非常薄(大于且小于)，因而使得本发明的金属-半导体场效晶体管3的栅极31与纳米尺度薄膜界面层12相接触所形成的接面的特性与上述的图7中现有技术的金属-氧化物-半导体场效晶体管7的金属-氧化物-半导体结构的特性差异极大，而与图4中现有技术的金属-半导体场效晶体管4的肖特基接面(由栅极42与肖特基能障层41相接触而形成)的特性较相似。也因此，本发明的金属-半导体场效晶体管3不仅能改善栅极电流延迟现象、漏极电流延迟现象、减少栅极金属扩散以及减少栅极漏电流，本发明的金属-半导体场效晶体管3的其他特性上也可以保有较接近现有技术的金属-半导体场效晶体管4的特性。
由于不仅栅极31与纳米尺度薄膜界面层12相接触的肖特基能障层10的界面缺陷会影响到栅极延迟以及漏极延迟，介于漏极32及栅极31之间的肖特基能障层10的界面缺陷以及介于栅极31及源极33之间的肖特基能障层10的界面缺陷也都会影响到栅极延迟以及漏极延迟。因此，请参阅图3B～图3D，其为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的三个具体实施例的剖面示意图。图3B的实施例的主要结构与图3A所示的实施例的结构大致相同，惟，其中纳米尺度薄膜界面层12所涵盖的范围包括栅极31与纳米尺度薄膜界面层12相接触的界面以及由栅极31分别向漏极32及源极33的两侧延伸，且介电层35形成于纳米尺度薄膜界面层12之上。图3C的实施例的主要结构与图3A所示的实施例的结构大致相同，惟，其中纳米尺度薄膜界面层12所涵盖的范围包括栅极31与纳米尺度薄膜界面层12相接触的界面以及由栅极31向漏极32的一侧延伸，且介电层35形成于纳米尺度薄膜界面层12之上。图3D的实施例的主要结构与图3A所示的实施例的结构大致相同，惟，其中纳米尺度薄膜界面层12所涵盖的范围包括栅极31与纳米尺度薄膜界面层12相接触的界面以及由栅极31向源极33的一侧延伸，且介电层35形成于纳米尺度薄膜界面层12之上。
请参阅图3E，其为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的另一具体实施例的剖面示意图。此实施例的主要结构与图3A所示的实施例的结构大致相同，惟，其中还包括一覆盖层34。覆盖层34形成于栅极31的两侧的肖特基能障层10之上。而漏极32以及源极33分别形成于覆盖层34之上。
请参阅图3F，其为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的另一具体实施例的剖面示意图。此实施例的主要结构与图3E所示的实施例的结构大致相同，惟，其中纳米尺度薄膜界面层12所涵盖的范围包括栅极31与纳米尺度薄膜界面层12相接触的界面以及由栅极31分别向漏极32及源极33的两侧延伸，且介电层35形成于纳米尺度薄膜界面层12之上。在又一实施例中，纳米尺度薄膜界面层12所涵盖的范围包括栅极31与纳米尺度薄膜界面层12相接触的界面以及由栅极31向漏极32的一侧延伸(图中未显示)。在再一实施例中，纳米尺度薄膜界面层12所涵盖的范围包括栅极31与纳米尺度薄膜界面层12相接触的界面以及由栅极31向源极33的一侧延伸(图中未显示)。
请参阅图3G～图3I，其为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的具体实施例的剖面示意图。图3G的实施例的主要结构与图3A所示的实施例的结构大致相同，惟，其中肖特基能障层10包括一能障次层100以及一通道次层101。其中通道次层101形成于基板30之上；能障次层100形成于通道次层101之上。于能障次层100(肖特基能障层10)的上表面11形成纳米尺度薄膜界面层12。图3H的实施例的主要结构与图3G所示的实施例的结构大致相同，惟，其中肖特基能障层10还包括一缓冲次层102。其中缓冲次层102形成于基板30之上；通道次层101形成于缓冲次层102之上。图3I的实施例的主要结构与图3A所示的实施例的结构大致相同，惟，其中肖特基能障层10包括一能障次层100以及一缓冲次层102。其中缓冲次层102形成于基板30之上；能障次层100形成于缓冲次层102之上。于能障次层100(肖特基能障层10)的上表面11形成纳米尺度薄膜界面层12。
在一些具体实施例中，本发明的肖特基能障半导体元件为一高电子迁移率场效晶体管(HEMT)，其主要结构与图3A～图3I所示的实施例的结构大致相同。
在图3A～图3I的实施例中，金属-半导体场效晶体管3的栅极31的结构通常具有复数层的结构，栅极31的细部结构请参阅图3J～图3Q。其中图3J～图3M为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的具体实施例的栅极局部放大剖面示意图。图3J～图3M的实施例的结构包括一基板30、一肖特基能障层10、一栅极31以及一介电层35。于肖特基能障层10的一上表面11形成一纳米尺度薄膜界面层12；再于纳米尺度薄膜界面层12之上形成栅极31，其中栅极31包括一接触层310以及一传导层311，使得栅极31的接触层310与纳米尺度薄膜界面层12相接触，传导层311形成于接触层310之上。其中在形成栅极31之前，通常会先在肖特基能障层10之上形成介电层35，然后再将介电层35蚀刻出一凹槽，而于该凹槽之内及四周形成栅极31，使栅极31的接触层310于该凹槽的底部与纳米尺度薄膜界面层12相接触。其中构成纳米尺度薄膜界面层12的材料为一氧化物或至少一氧化物，纳米尺度薄膜界面层12的厚度13范围介于大于且小于之间。在图3J的实施例中，纳米尺度薄膜界面层12所涵盖的范围为栅极31的接触层310与纳米尺度薄膜界面层12相接触的界面。在图3K的实施例中，纳米尺度薄膜界面层12所涵盖的范围包括栅极31的接触层310与纳米尺度薄膜界面层12相接触的界面以及由栅极31分别向栅极31的两侧延伸，且介电层35形成于纳米尺度薄膜界面层12之上。在图3L的实施例中，纳米尺度薄膜界面层12所涵盖的范围包括栅极31的接触层310与纳米尺度薄膜界面层12相接触的界面、介电层35的凹槽的一内表面以及介电层35的一上表面。在图3M的实施例中，介电层35形成于纳米尺度薄膜界面层12之上，且纳米尺度薄膜界面层12所涵盖的范围包括栅极31的接触层310与纳米尺度薄膜界面层12相接触的界面、介电层35的凹槽的一内表面、介电层35的一上表面以及由栅极31分别向栅极31的两侧延伸。图3N～图3Q为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的具体实施例的栅极局部放大剖面示意图。图3N～图3Q的实施例的结构与图3J～图3M所示的实施例的结构大致相同，惟，其中栅极31还包括一扩散阻碍层312。其中扩散阻碍层312形成于接触层310之上，传导层311形成于扩散阻碍层312之上。在一些具体实施例中，本发明的肖特基能障半导体元件为一氮化镓(GaN)高电子迁移率场效晶体管(HEMT)，其具有如图3J～图3Q所示的实施例的栅极31的结构。
请参阅图3R以及图3S，其为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的具体实施例的栅极局部放大剖面示意图。图3R以及图3S的实施例的结构包括一基板30、一肖特基能障层10以及一栅极31。于肖特基能障层10的一上表面11形成一纳米尺度薄膜界面层12；再于纳米尺度薄膜界面层12之上形成栅极31，使得栅极31与纳米尺度薄膜界面层12相接触。其中构成纳米尺度薄膜界面层12的材料为一氧化物或至少一氧化物，纳米尺度薄膜界面层12的厚度13范围介于大于且小于之间。在图3R的实施例中，纳米尺度薄膜界面层12所涵盖的范围为栅极31与纳米尺度薄膜界面层12相接触的界面。在图3S的实施例中，纳米尺度薄膜界面层12所涵盖的范围包括栅极31与纳米尺度薄膜界面层12相接触的界面以及由栅极31分别向栅极31的两侧延伸。在一些具体实施例中，本发明的肖特基能障半导体元件为一砷化镓(GaAs)高电子迁移率场效晶体管，其具有如图3R以及图3S所示的实施例的栅极31的结构。
请参阅图3T以及图3U，其为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的一具体实施例的剖面示意图以及栅极局部放大剖面示意图。在此实施例中，本发明的肖特基能障半导体元件为一氮化镓高电子迁移率场效晶体管，此实施例的主要结构与图3A(以及图3P)所示的实施例的结构大致相同，惟，其中肖特基能障层10包含了一氮化镓(GaN)次层104以及一氮化铝镓(AlGaN)次层103，氮化镓次层104形成于基板30之上，氮化铝镓次层103形成于氮化镓次层104之上。其中以氧化铝(Al2O3)做为构成纳米尺度薄膜界面层12的材料。构成基板30的材料为碳化硅(SiC)。构成介电层35的材料为氮化硅(SiN)。其中栅极31的结构如图3U中所示(与图3P的结构大致相同)。构成接触层310的材料为镍(Ni)；构成传导层311的材料为金(Au)；构成扩散阻碍层312的材料为铂(Pt)。发明人依据上述的结构制作出三种氮化镓高电子迁移率场效晶体管，其纳米尺度薄膜界面层12的厚度13分别为以及再分别对这三种具有不同纳米尺度薄膜界面层12的厚度13的氮化镓高电子迁移率场效晶体管做电性上的量测，并与不具有纳米尺度薄膜界面层的氮化镓高电子迁移率场效晶体管做比较，其结果分别如图8A～图8F所示。
本发明的所有实施例中皆包含了图1中的肖特基能障层10、形成于肖特基能障层10的上表面11的纳米尺度薄膜界面层12以及金属电极20(或栅极31)的结构。构成纳米尺度薄膜界面层12的材料为一氧化物或至少一氧化物。除了前述将氧化物经由原子层化学气相沉积系统沉积于肖特基能障层10的上表面11之上以形成纳米尺度薄膜界面层12的方法之外，也可以其他的方法来形成纳米尺度薄膜界面层12。以形成一金属氧化物的纳米尺度薄膜界面层12为例，可先将未经氧化的金属，以蒸镀的方式形成于肖特基能障层10的上表面11之上，之后再导入含氧的气体或是氧气，使得金属的表面氧化而形成一具有金属氧化物的纳米尺度薄膜(氧化)界面层12。其中纳米尺度薄膜(氧化)界面层12的厚度13范围介于大于且小于之间。而一较佳实施例的纳米尺度薄膜(氧化)界面层12的厚度13的范围大于或等于且小于或等于
其中在图3B～图3D、图3F、图3K、图3M、图3O以及图3Q的实施例中，纳米尺度薄膜界面层12所涵盖的范围包括栅极31与纳米尺度薄膜界面层12相接触的界面以及由栅极31向栅极31的一侧或分别向栅极31的两侧延伸的纳米尺度薄膜界面层12。其中金属电极20(或栅极31)与纳米尺度薄膜界面层12相接触的界面的范围内的纳米尺度薄膜界面层12，其纳米尺度薄膜界面层12的厚度13的范围与前述相同介于大于且小于之间。而一较佳实施例的纳米尺度薄膜界面层12的厚度13的范围大于或等于且小于或等于而由栅极31向栅极31的一侧或分别向栅极31的两侧延伸的纳米尺度薄膜界面层12，其厚度可大于或等于金属电极20(或栅极31)与纳米尺度薄膜界面层12相接触的界面的范围内的纳米尺度薄膜界面层12的厚度13。
请参阅图8A，其为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的一具体实施例与现有技术的金属-半导体场效晶体管的栅极延迟以及漏极延迟的比较图。本实施例的氮化镓高电子迁移率场效晶体管的纳米尺度薄膜界面层12的厚度13为由结果明显看出，本发明的氮化镓高电子迁移率场效晶体管确实能大幅减少栅极延迟，而漏极延迟也有相当的改善。
请参阅图8B，其为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的一具体实施例的栅极金属扩散分析图。本实施例的氮化镓高电子迁移率场效晶体管的纳米尺度薄膜界面层12的厚度13为将本实施例的氮化镓高电子迁移率场效晶体管分别以扫描式电子显微镜(SEM：Scanning Electron Microscope)加以显影以及以能量色散X-射线光谱仪(EDS：Energy-Dispersive X-Ray Spectroscope)加以分析。在图8B左边部分即为扫描式电子显微镜显影的结果，显示出栅极31附近的结构。而图8B右边部分即为能量色散X-射线光谱仪的分析结果，结果显示传导层311的材料金(Au)确实会向下扩散，但最终会被纳米尺度薄膜界面层12所阻挡，防止了金(Au)向下继续扩散。这也会降低本发明的氮化镓高电子迁移率场效晶体管的栅极漏电流。
请参阅图8C～图8F，其分别为本发明一种具有纳米尺度薄膜界面的肖特基能障半导体元件的两具体实施例与现有技术的金属-半导体场效晶体管的漏电流(LeakageCurrent)、导通电压(Von)、转导峰值(Gm_Peak：Peak Transconductance)以及零偏压临限电压(Zero-Bias Threshold Voltage)的比较图。此两实施例的氮化镓高电子迁移率场效晶体管的纳米尺度薄膜界面层12的厚度13分别为以及由图8C的结果显示，不论纳米尺度薄膜界面层12的厚度13为或本发明的氮化镓高电子迁移率场效晶体管的漏电流都大幅降低。由图8D的结果显示，不论纳米尺度薄膜界面层12的厚度13为或本发明的氮化镓高电子迁移率场效晶体管的导通电压皆大幅提高，也即可承受较高的电压及电流。由图8E以及图8F的结果显示，不论纳米尺度薄膜界面层12的厚度13为或本发明的氮化镓高电子迁移率场效晶体管的转导峰值以及零偏压临限电压皆略微较高(较高较优)，显示出本发明的氮化镓高电子迁移率场效晶体管的特性与现有技术的氮化镓高电子迁移率场效晶体管的特性上差异并不大。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，包括：
一肖特基能障层，其中于所述肖特基能障层的一上表面形成一纳米尺度薄膜界面层，其中所述纳米尺度薄膜界面层的厚度大于且小于构成所述纳米尺度薄膜界面层的材料为至少一氧化物；以及
一金属电极，形成于所述纳米尺度薄膜界面层之上且与所述纳米尺度薄膜界面层相接触。
2.根据权利要求1所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，构成所述纳米尺度薄膜界面层的材料包括选自以下群组的至少一个：一铝氧化物、一硅氧化物、一镓氧化物、一锗氧化物、一镍氧化物、一钽氧化物以及一钯氧化物。
3.根据权利要求1或2所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，所述肖特基能障半导体元件为一肖特基二极管。
4.根据权利要求3所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，还包括一第二金属电极，所述第二金属电极形成于所述肖特基能障层的一下表面，且所述第二金属电极与所述肖特基能障层形成欧姆接触。
5.根据权利要求3项所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，还包括一基板以及一第二金属电极，其中所述肖特基能障层形成于所述基板之上，所述第二金属电极形成于所述基板之下。
6.根据权利要求1或2所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，还包括一基板，其中所述肖特基能障层形成于所述基板之上。
7.根据权利要求6所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，构成所述基板的材料包括选自以下群组的一个：砷化镓、蓝宝石、磷化铟、碳化硅以及氮化镓。
8.根据权利要求6所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，所述肖特基能障半导体元件为一高电子迁移率场效晶体管或一金属-半导体场效晶体管。
9.根据权利要求8所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，所述金属电极为一栅极电极。
10.根据权利要求9所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，所述栅极电极包括一传导层以及一接触层，其中所述接触层与所述纳米尺度薄膜界面层相接触。
11.根据权利要求10所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，所述栅极电极还包含一扩散阻碍层，其中所述扩散阻碍层形成于介于所述接触层与所述传导层之间。
12.根据权利要求8所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，还包含一源极电极以及一漏极电极，其中所述源极电极以及所述漏极电极分别形成于所述金属电极的两侧的所述肖特基能障层之上。
13.根据权利要求12所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，还包含一覆盖层，其中所述覆盖层分别形成于介于所述源极电极及所述肖特基能障层之间以及介于所述漏极电极及所述肖特基能障层之间。
14.根据权利要求8所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，所述肖特基能障层包括一能障次层以及一通道次层，其中所述能障次层形成在所述通道次层之上。
15.根据权利要求14所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，所述肖特基能障层还包括一缓冲次层，其中所述通道次层形成在所述缓冲次层之上。
16.根据权利要求8所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其中所述肖特基能障层包括一能障次层以及一缓冲次层，其中所述能障次层形成在所述缓冲次层之上。
17.根据权利要求1或2所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，构成所述肖特基能障层的材料包括选自以下群组的至少一个：氮化镓、砷化镓、磷化铟、氮化铝镓、砷化铝镓、砷化铟镓、磷化铟镓、磷化铝铟以及碳化硅。
18.根据权利要求1或2所述的具有纳米尺度薄膜界面的肖特基能障半导体元件，其特征在于，构成所述肖特基能障层的材料包括选自以下群组的至少一个：IV族化合物半导体材料、II-VI族化合物半导体材料以及III-V族化合物半导体材料。
19.一种具有纳米尺度薄膜氧化界面的肖特基能障半导体元件，其特征在于，包括：
一肖特基能障层，其中所述肖特基能障层的一上表面经氧化而形成一纳米尺度薄膜氧化界面层，其中所述纳米尺度薄膜氧化界面层的厚度大于且小于以及
一金属电极，形成于所述肖特基能障层的所述上表面之上且与所述纳米尺度薄膜氧化界面层相接触。
20.根据权利要求19所述的具有纳米尺度薄膜氧化界面的肖特基能障半导体元件，其特征在于，构成所述纳米尺度薄膜氧化界面层的材料包括选自以下群组的至少一个：一铝氧化物、一硅氧化物、一镓氧化物、一锗氧化物、一镍氧化物、一钽氧化物以及一钯氧化物。
21.根据权利要求19或20所述的具有纳米尺度薄膜氧化界面的肖特基能障半导体元件，其特征在于，构成所述肖特基能障层的材料包括选自以下群组的至少一个：氮化镓、砷化镓、磷化铟、氮化铝镓、砷化铝镓、砷化铟镓、磷化铟镓、磷化铝铟以及碳化硅。
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