CN106934187A - 一种提高芯片fpga原型验证效率的调试方法及系统 - Google Patents

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Abstract

本发明提出了一种提高芯片FPGA原型验证效率的调试方法及系统，应用在服务器互联芯片，通过还原芯片跟CPU之间交换的各个报文，从CPU提取数据写入随机存取存储器，通过I2C接口从随机存取存储器中将数据读出，最后将读出的数据进行脚本解析，提高芯片FPGA原型验证速度和效率，解决了FPGA芯片的逻辑资源紧张的技术问题，缩短了芯片的研发周期。

Description

一种提高芯片FPGA原型验证效率的调试方法及系统
技术领域
本发明涉及服务器的技术领域，具体涉及到一种提高芯片FPGA原型验证效率的调试方法及系统。
背景技术
随着日常生活中的业务越来越多，越来越复杂，对服务器的性能要求也越来越高，为提供服务器的性能，单靠提高单个CPU节点的性能已经无法满足人们对服务器性能的要求，因此需要提高服务器中CPU的路数来提高性能。
服务器互联芯片(CC芯片)是多路处理器共享主存系统的核心芯片，其主要功能是维护全局cache一致性，并实现全局IO共享和全系统中断。为使系统具有良好的实用性能，要求大规模共享存储应用程序(如Oracle数据库)的总体性能随着系统规模的增长而近似线性增长。
随着芯片设计规模的与日俱增，其功能日趋复杂，芯片的验证阶段占据了整个芯片开发的大部分时间。为了缩短验证时间，在传统的仿真验证的基础上涌现了许多新的验证手段，如SDV(Software Driven verification)、BFM(Bus Function Model)等，以及基于FPGA的原型验证技术。由于FPGA的优势，大多芯片的开发采用FPGA原型验证技术。
由于验证调试过程中，需要抓取设计的中间信号来进行调试，而往往FPGA芯片的逻辑资源又比较紧张，因此，亟待一种解决FPGA芯片的逻辑资源比较紧张的情况下的调试方法。
发明内容
基于上述问题，本发明提出一种提高芯片FPGA原型验证效率的调试方法及系统。提高芯片的FPGA验证阶段的效率，缩短了芯片的研发周期。
本发明提供如下技术方案：
一方面，本发明提供一种提高芯片FPGA原型验证效率的调试方法，包括：
步骤101，从CPU提取数据写入至少一个随机存取存储器；
步骤102，通过I2C接口从所述至少一个随机存取存储器中将数据读出；
步骤103，将所述读出的数据进行脚本解析。
其中，所述提取数据包括上行数据及下行数据。
其中，在从CPU提取数据写入至少一个随机存取存储器之前还包括去除无效数据。
其中，分布式地读取所述随机存取存储器中的上行数据和下行数据。
另外，本发明还提供一种提高芯片FPGA原型验证效率的调试系统，所述系统包括：CPU，芯片，芯片包括至少一数据提取模块、至少一随机存取存储器和读写控制选择模块，脚本解析模块；
所述数据提取模块从CPU提取数据写入所述至少一个随机存取存储器，所述读写控制选择模块通过I2C接口从所述至少一个随机存取存储器中将数据读出，脚本解析模块将所述读出的数据进行脚本解析。
其中，所述提取数据包括上行数据及下行数据。
其中，在从CPU提取数据写入至少一个随机存取存储器之前还包括去除无效数据。
其中，分布式地读取所述随机存取存储器中的上行数据和下行数据。
本发明提出了一种提高芯片FPGA原型验证效率的调试方法及系统，应用在服务器互联芯片，通过还原芯片跟CPU之间交换的各个报文，从CPU提取数据写入随机存取存储器，通过I2C接口从随机存取存储器中将数据读出，最后将读出的数据进行脚本解析，提高芯片FPGA原型验证速度和效率，解决了FPGA芯片的逻辑资源紧张的技术问题，缩短了芯片的研发周期。
附图说明
图1是本发明的方法步骤流程图。
图2是本发明的系统结构框图。
图3是本发明的抓取信号过程图。
具体实施方式
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
因FPGA工艺及技术的发展，其速度、容量和密度都大大增加，功耗和成本在不断的降低，使得基于FPGA的原型验证得到广泛的应用。基于FPGA的原型验证可以比软件仿真速度高出4～6个数量级，而且还可以提高流片成功率，并为软件开发提供了硬件平台，加速了软件的开发速度。而随着芯片设计规模的与日俱增，单片FPGA资源往往不能满足验证要求，因此需要多片FPGA芯片才能满足验证要求。本发明给出了一种提高芯片FPGA原型验证效率的调试方法及系统，可以大大提高芯片FPGA原型验证速度和效率。
本发明提供一种提高芯片FPGA原型验证效率的调试方法，步骤流程如附图1所示，包括：
步骤101，从CPU提取数据写入至少一个随机存取存储器RAM；
为降低RAM的使用量，将无效数据剔除，仅将有效flit存储到RAM中；所述提取数据包括上行数据及下行数据。
步骤102，通过I2C接口从所述至少一个随机存取存储器中将数据读出；
通过I2C接口将数据从RAM中读出。通过读写控制选择模块，可以将两个RAM的数据分布进行读出。
步骤103，将所述读出的数据进行脚本解析。
脚本解析模块将所述读出的数据进行脚本解析。当CPU为Inter CPU时，根据Inter的协议规范解析数据。
I2C slave从模块读取RAM中的数据并传送至I2C master主模块，由I2C master主模块转发进行数据解析。
本发明提出了一种提高芯片FPGA原型验证效率的调试方法，应用在服务器互联芯片，通过还原芯片跟CPU之间交换的各个报文，从CPU提取数据写入随机存取存储器，通过I2C接口从随机存取存储器中将数据读出，最后将读出的数据进行脚本解析，提高芯片FPGA原型验证速度和效率，解决了FPGA芯片的逻辑资源紧张的技术问题，缩短了芯片的研发周期。
本发明的实施方式还提供了一种提高芯片FPGA原型验证效率的调试系统，如图2所示，以基于Intel CPU的互联芯片为例进行说明。本发明不仅仅局限于Intel CPU。图3为芯片验证时，抓取信号过程图。
所述系统包括：CPU，芯片，芯片包括至少一数据提取模块、至少一随机存取存储器RAM和读写控制选择模块，脚本解析模块；
所述数据提取模块从CPU提取数据写入所述至少一个随机存取存储器RAM；
为降低RAM的使用量，将无效数据剔除，仅将有效flit存储到RAM中；所述提取数据包括上行数据及下行数据。
所述读写控制选择模块通过I2C接口从所述至少一个随机存取存储器RAM中将数据读出；
通过I2C接口将数据从RAM中读出。通过读写控制选择模块，可以将两个RAM的数据分布进行读出。
脚本解析模块将所述读出的数据进行脚本解析。当CPU为Inter CPU时，根据Inter的协议规范解析数据。
I2C slave从模块读取RAM中的数据并传送至I2C master主模块，由I2C master主模块转发至脚本解析模块进行数据解析。
本发明提出了一种提高芯片FPGA原型验证效率的调试系统，应用在服务器互联芯片，通过还原芯片跟CPU之间交换的各个报文，从CPU提取数据写入随机存取存储器，通过I2C接口从随机存取存储器中将数据读出，最后将读出的数据进行脚本解析，提高芯片FPGA原型验证速度和效率，解决了FPGA芯片的逻辑资源紧张的技术问题，缩短了芯片的研发周期。
对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种提高芯片FPGA原型验证效率的调试方法，其特征在于：
步骤101，从CPU提取数据写入至少一个随机存取存储器；
步骤102，通过I2C接口从所述至少一个随机存取存储器中将数据读出；
步骤103，将所述读出的数据进行脚本解析。
2.根据权利要求1所述的方法，其特征在于：所述提取数据包括上行数据及下行数据。
3.根据权利要求1所述的方法，其特征在于：在从CPU提取数据写入至少一个随机存取存储器之前还包括去除无效数据。
4.根据权利要求1所述的方法，其特征在于：分布式地读取所述随机存取存储器中的上行数据和下行数据。
5.一种提高芯片FPGA原型验证效率的调试系统，其特征在于：所述电路包括：所述系统包括：CPU，芯片，芯片包括至少一数据提取模块、至少一随机存取存储器和读写控制选择模块，脚本解析模块；
所述数据提取模块从CPU提取数据写入所述至少一个随机存取存储器，所述读写控制选择模块通过I2C接口从所述至少一个随机存取存储器中将数据读出，脚本解析模块将所述读出的数据进行脚本解析。
6.根据权利要求5所述的系统，其特征在于：所述提取数据包括上行数据及下行数据。
7.根据权利要求5所述的系统，其特征在于：在从CPU提取数据写入至少一个随机存取存储器之前还包括去除无效数据。
8.根据权利要求5所述的系统，其特征在于：分布式地读取所述随机存取存储器中的上行数据和下行数据。
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