CN106873403A - Can总线控制器 - Google Patents

Abstract

本发明公开CAN总线控制器，包括外壳和安装于外壳中的寄存器管理逻辑模块、检测控制模块，检测控制模块上集成有看门狗定时器和时钟校验定时器，其中：看门狗定时器用于，在微处理器对寄存器管理逻辑模块进行读写操作时清零，并根据外部晶振时钟的频率进行计数，以及在计数溢出时产生溢出中断信号；时钟校验定时器，用于对外部晶振时钟的频率进行计数，在外部微处理器对时钟校验定时器进行读取操作时清零，并在计数溢出时，产生溢出中断信号。溢出中断信号用于控制寄存器管理逻辑模块停止对CAN总线的收发，计数还作为实际计数，由外部微处理器将实际计数与预期计数相比较，在二者不一致时控制CAN总线控制器停止对CAN总线的收发。

Description

CAN总线控制器

技术领域

本发明涉及CAN总线控制领域，特别是涉及CAN总线控制器。

背景技术

CAN是Controller Area Network的缩写，是ISO国际标准化的串行通信协议。目前被广泛地应用于工业自动化、船舶、医疗设备、工业设备等方面。CAN总线控制器是用以实现CAN总线协议和与微处理器的接口的电路模块。CAN总线以多主机方式工作，网络上任意一个节点均可以在任意时刻主动向网络上的其他节点发送信息，而不分主从，通信方式灵活。CAN节点的硬件构成主要有CAN总线控制器和收发器，其中CAN总线控制器可分为独立式的CAN总线控制器和集成于CPU/MCU内部的CAN总线控制器。

独立的CAN总线控制器的结构如图1所示：CAN_CHP模块为最顶层模块，完成输入输出端口、LDO(low dropout voltage)、数字顶层模块的例化。

CAN_CHP模块包括四个模块：LDO模块产生给数字逻辑供电的核心电压；CLK_GEN模块产生系统各数字模块的工作模式和测试模式的时钟；CAN_TST模块为测试控制逻辑，支持芯片的量产测试；CAN_TOP模块为芯片核心功能，实现CPU接口和CAN总线通信功能。

而CAN_TOP又包括三个模块：CAN_REG为CPU寄存器管理逻辑模块，实现控制寄存器地址译码，寄存器映射，寄存器值写入读出等逻辑功能；CAN_BTL为位定时(时序)逻辑模块，监视串口的CAN总线和处理与总线有关的位时序；CAN_BSP为位流处理器模块，根据位定时器提供的定时控制及时钟，完成所有总线数据的处理。

独立的CAN总线控制器需在外部晶振时钟和微处理器的配合下工作。若晶振时钟“跑飞”(一般为倍频)，或微处理器故障，将可能影响整条CAN总线瘫痪。

发明内容

本发明实施例的目的是提供CAN总线控制器，以实现对CAN总线控制器自身及外部晶振时钟和微处理器的监控，减少对整条CAN总线的不良影响。

为实现上述目的，本发明提供了如下方案：

一种CAN总线控制器，包括外壳和安装于所述外壳中的寄存器管理逻辑模块，还包括安装于所述外壳中的检测控制模块，所述检测控制模块上集成有看门狗定时器和时钟校验定时器，其中：

所述看门狗定时器的使能输入端用于接收使能信号；所述看门狗定时器的溢出中断输出端与所述寄存器管理逻辑模块的收发使能端相连接；所述看门狗定时器的清零输入端与外部微处理器的输入输出使能端相连接；所述看门狗定时器的计数输入端与外部晶振时钟相连接；

所述看门狗定时器用于，在微处理器对所述寄存器管理逻辑模块进行读写操作时清零，并根据外部晶振时钟的频率进行计数，以及在计数溢出时产生溢出中断信号；所述溢出中断信号用于控制所述寄存器管理逻辑模块停止对CAN总线的收发；

所述时钟校验定时器的使能输入端用于接收时钟校验使能信号；所述时钟校验定时器的计数输入端与所述外部晶振时钟相连接；所述时钟校验定时器的溢出中断输出端与所述寄存器管理逻辑模块的收发使能端相连接；

所述时钟校验定时器，用于对所述外部晶振时钟的频率进行计数，在外部微处理器对时钟校验定时器进行读取操作时清零，并在计数溢出时，产生溢出中断信号，所述溢出中断信号用于控制所述寄存器管理逻辑模块停止对CAN总线的收发，所述计数还作为实际计数，由所述外部微处理器将实际计数与计算得出的预期计数相比较，在二者不一致时所述微处理器控制CAN总线控制器停止对CAN总线的收发，以释放CAN总线。

优选的，所述看门狗定时器具体为定时计数器。

优选的，还包括与门，所述与门两个输入端分别用于接收软件使能信号和硬件使能信号，所述与门的输出端与所述定时计数器的使能输入端相连接，所述使能信号包括所述软件使能信号和硬件使能信号。

优选的，所述时钟校验定时器包括至少一个时钟计数器。

优选的，所述时钟校验定时器包括第一时钟计数器和第二时钟计数器；所述第一时钟计数器的计数输入端和所述第二时钟计数器的计数控制端分别与所述外部晶振时钟相连接；所述第一时钟计数器的溢出中断输出端与所述第二时钟计数器的计数输入端相连接；所述第二时钟计数器的溢出中断输出端与所述寄存器管理逻辑模块的收发使能端相连接。

优选的，所述第一时钟计数器的计数频率为所述外部晶振时钟的晶振频率的256分频。

在本发明实施例中，检测控制模块中的看门狗定时器可监控外部微处理器是否正常，并在微处理器异常时，释放CAN总线。此外，如果CAN总线控制器内部发生可导致看门狗定时器计数溢出的故障，同样会使溢出中断输出端b1输出溢出信号，从而释放对CAN总线的控制。因此，看门狗定时可监控CAN总线控制器自身和外部微处理器是否正常，并在异常时，释放CAN总线；检测控制模块中的时钟校验定时器可监控晶振时钟是否工作正常，并在晶振时钟工作异常时，释放CAN总线。通过内置的检测控制模块可监控CAN总线控制器自身及外部微处理器和晶振时钟是否工作正常，并在工作异常时，释放CAN总线。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的现有独立的CAN总线控制器的结构示例图；

图2为本发明实施例提供的AN总线控制器的结构示例图；

图3为本发明实施例提供的看门狗定时器结构示例图；

图4、5为本发明实施例提供的时钟校验定时器结构示例图。

具体实施方式

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的过程、方法、物品或者设备中还存在另外的相同要素。

CAN是Controller Area Network的缩写，是ISO国际标准化的串行通信协议。目前被广泛地应用于工业自动化、船舶、医疗设备、工业设备等方面。

CAN总线控制器是用以实现CAN总线协议和与微处理器的接口的电路模块。

CAN总线以多主机方式工作，网络上任意一个节点均可以在任意时刻主动向网络上的其他节点发送信息，而不分主从，通信方式灵活。CAN节点的硬件构成主要有CAN总线控制器和收发器，其中CAN总线控制器可分为独立式的CAN总线控制器和集成于CPU/MCU内部的CAN总线控制器。本发明中的CAN总线控制器为独立的CAN总线控制器。现有独立的CAN总线控制器的结构如图1所示：

外壳内的CAN_CHP模块为最顶层模块，完成输入输出端口、LDO(lowdropout voltage)、数字顶层模块的例化。

CAN_CHP模块包括四个模块：LDO模块产生给数字逻辑供电的核心电压；CLK_GEN模块产生系统各数字模块的工作模式和测试模式的时钟；CAN_TST模块为测试控制逻辑，支持芯片的量产测试；CAN_TOP模块为芯片核心功能，实现CPU接口和CAN总线通信功能。

而CAN_TOP又包括三个模块：CAN_REG为寄存器管理逻辑模块，解释来自外部微处理器的命令，实现控制寄存器地址译码，寄存器映射，寄存器值写入读出等逻辑功能，并向外部微处理器提供中断信息和状态信息；CAN_BTL为位定时(时序)逻辑模块，监视串口的CAN总线和处理与总线有关的位时序；CAN_BSP为位流处理器模块，根据位定时器提供的定时控制及时钟，完成所有总线数据的处理。

CAN_BSP模块包括三个模块：CAN_ACF为验收滤波器模块，验收滤波器把它其中的数据和接收的识别码的内容相比较以决定是否接收信息；CAN_CRC为CRC校验模块，完成数据的CRC校验；CAN_FIFO为发送接收缓冲器模块，用于储存CAN总线上发送和接收的信息，完成时钟域的转换，实现CPU读/写时钟与内部时钟的完全异步工作。

CAN总线控制器需在外部微处理器和晶振时钟的配合下工作，若外部微处理器异常或晶振时钟跑飞(一般为倍频)，或独立的CAN总线控制器自身故障，将可能影响整条CAN总线瘫痪。

为此，请参见图2，本发明实施例所提供的CAN总线控制器增加CAN_DET模块。CAN_DET模块为检测控制模块，用于完成看门狗功能和输入时钟校验功能。

CAN_DET模块包含看门狗定时器和输入时钟校验定时器。为看门狗定时器和时钟校验定时器分配地址，微控制器可根据分配的地址访问看门狗定时器和时钟校验定时器的数据。

在本发明其他实施例中，上述CAN总线控制器还可包括与门。

请参见图3，看门狗定时器301的使能输入端a1用于接收外部使能信号。

更具体的，看门狗定时器301的使能输入端a1可连接与门302的输出端，而与门302的两个输入端分别用于接收软件使能信号(wdg_soft_en)和硬件使能信号(wdg_en)。在连接关系上，与门302的两个输入端一个可接收CAN_DET模块内部信号实现软件使能，另一个可接本芯片(模块)管脚，实现硬件使能。

看门狗定时器301的溢出中断输出端b1与寄存器管理逻辑模块的收发使能端相连接，实现释放总线功能和与外部微处理器的接口。

寄存器管理逻辑模块的收发使能端可以低电平使能，与之对应，溢出中断信号(wdg_int_sta)可为高电平，这样，当看门狗定时器的溢出中断输出端a2输出溢出中断信号时，寄存器管理逻辑模块将停止对CAN总线的收发，从而可释放对CAN总线的控制。

或者，与之相反，寄存器管理逻辑模块的收发使能端也可高电平使能，则溢出中断信号可为低电平。

看门狗定时器301的清零输入端a2与外部微处理器的输入输出使能端相连接。

外部微处理器会向CAN总线控制器发出读写指令，由于看门狗定时器的清零输入端a2与微处理器的输入输出使能端相连，则读写使能指令会输入看门狗定时器301的清零输入端a2，从而实现看门狗定时器301的清零。

看门狗定时器的计数输入端a3与外部晶振时钟相连接。

外部晶振时钟会依据自己的振荡频率输出方波信号。将看门狗定时器的计数输入端a3与外部晶振时钟相连接，则看门狗定时器在清零后会根据晶振时钟的频率进行计时(在方波的上升沿或下降沿计数)。

如果在两个读写指令之间，晶振时钟发生倍频导致看门狗定时器301计数溢出，则看门狗定时器301的溢出中断输出端b1将向寄存器管理逻辑模块的收发使能端输出溢出中断信号(wdg_int_sta)，以释放对CAN总线的控制。

而如果在清零后，下一个读写指令长时间未收到(一般微处理器发生异常，例如进入死循环时，会不发送读写指令)，看门狗定时器301也会计数溢出，同样的，溢出中断输出端b1也会向寄存器管理逻辑模块的收发使能端输出溢出中断信号，以释放对CAN总线的控制。

也即，看门狗定时器301可用于，在微处理器对芯片进行读写操作时(上升沿或下降沿)进行清零，并根据晶振时钟的频率进行计数，以及，在计数溢出时产生溢出中断信号，溢出中断信号用于控制寄存器管理逻辑模块停止对CAN总线的收发；根据外部的时钟频率进行计数。

如果CAN总线控制器芯片内部发生可导致看门狗定时器计数溢出的故障(例如硅片有瑕疵导致发生令看门狗定时器计数溢出的故障，或者CAN-reg模块发生故障并导致看门狗定时器计数溢出)，同样会使溢出中断输出端b1输出溢出信号，从而释放对CAN总线的控制。

因此，上述看门狗定时器301可监控CAN总线控制器芯片自身和外部微处理器是否正常，以及晶振时钟是否倍频，并在自身或外部微处理器及晶振时钟跑飞时，释放CAN总线。

更具体的，看门狗定时器301可为定时计数器。

请参见图4，时钟校验定时器401的使能输入端a1用于接收时钟校验使能信号；更具体的，时钟校验定时器401高电平使能或低电平使能，时钟校验使能输入端可直接接高电平或低电平。时钟校验定时器401的使能输入端a1为芯片外部接口，即整体芯片的一个管脚，使用时用户直接给管脚接高电平或低电平即可激活或关闭时钟校验功能。

时钟校验定时器401的计数输入端a2与晶振时钟相连接；也即，时钟校验定时器401会根据晶振时钟的频率进行计时。

时钟校验定时器401的溢出中断输出端b2与寄存器管理逻辑模块的收发使能端相连接。

上述时钟校验定时器401用于，在外部微处理器对时钟校验定时器401进行读取操作时清零，对外部晶振时钟的频率进行计数，并在计数溢出时，产生溢出中断信号，溢出中断信号用于控制寄存器管理逻辑模块停止对CAN总线的收发。

此外，时钟校验定时器401的计数还作为实际计数，由外部微处理器将实际计数与计算得出的预期计数相比较，在二者不一致时外部微处理器控制CAN总线控制器芯片停止对CAN总线的收发，以释放CAN总线。

外部微处理器会周期性(例如每1s或1ms或其他)读取时钟校验定时器401的计数，每次读完，时钟校验定时器401清零重新计数。

需要说明的是，有如下两种情况：

一种情况是，晶振时钟跑飞，在外部微处理器下次读取之前，时钟校验定时器401计数溢出，则时钟校验定时器401产生的溢出中断信号会触发CAN总线释放。

另一种情况是，晶振时钟倍频了，但在一个周期内对其的计数并未达到溢出。例如，在一个周期内，晶振时钟正常计数应为60，时钟校验定时器401计数满120溢出。在周期T0时，晶振时钟倍频，在本周期内时钟校验定时器401对其的计数达到了100，但由于小于120没溢出。在下个周期T1到来时，外部微处理器读取计数(100)，将100与计算得出的预期计数值(60)相比较，在二者不一致时微处理器会控制CAN总线控制器释放CAN总线。

当然，若晶振时钟走慢了，也会触发微处理器控制CAN总线控制器释放CAN总线。

因此，时钟校验定时器401可监控晶振时钟是否工作正常，并在晶振时钟工作异常时，释放CAN总线。

在本发明其他实施例中，上述所有实施例中的时钟校验定时器可包括至少一个时钟计数器。

图5示出了时钟校验定时器包括第一时钟计数器501和第二时钟计数器502的示例性结构。其中：

第一时钟计数器501的使能输入端a1和第二时钟计数器502的使能输入端a1用于接收整体使能信号。

第一时钟计数器501和第二时钟计数器502可高电平使能或低电平使能，整体使能信号可来自由外部微处理器。或者，可将第一时钟计数器501和第二时钟计数器502的使用输入端直接通过电路接高电平或低电平。

第一时钟计数器501的计数输入端a2和第二时钟计数器502的计数控制端a3分别与外部晶振时钟相连接。

第一时钟计数器501的溢出中断输出端b2与第二时钟计数器502的计数输入端a2相连接。第一时钟计数器501具有计满溢出后自动清零重新计数的功能。

第二时钟计数器502的溢出中断输出端b2与寄存器管理逻辑模块的收发使能端相连接。

若时钟校验定时器计数长度为16位，则第一时钟计数器501用来记后8位，第二时钟计数器502用来记前8位。这类似于，第一时钟计数器501用来记个位，第二时钟计数器502用来记十位。

第一时钟计数器501会根据外部晶振时钟的频率进行计数。而第二时钟计数器502在外部晶振时钟的控制下，在第一时钟计数器501每次计数溢出时计一次数。

举例来讲，第一时钟计数器501满10溢出，输出一个溢出中断信号，而该溢出中断信号作为第二时钟计数器502的计数输入，晶振时钟输出的方波信号的上升沿或下降沿控制第二时钟计数器502计一次数，第一时钟计数器501清零再计数，满10溢出，第二时钟计数器502再计一次数。这样，当总数为24时，第二时钟计数器502的计数为2，第一时钟计数器501的计数为4。

前述提及的各信号及说明如下表所示：

在本发明上述实施例中，看门狗定时器用于产生特定的定时信息，当定时计数器因微处理器未能及时重置(就是未发送cpu-rw)时能够产生溢出中断。当中断有溢出时自动释放CAN总线。其具体可包括以下功能：

看门狗定时器支持中断功能，当看门狗定时器未能及时重置时溢出中断。

看门狗定时器定时时间和分频可配置，配置长度16位。

系统上电复位后，看门狗定时器定时时间和分频默认值为0xFFFF，计数器默认值0。

微处理器对CAN总线控制器进行读写操作(上升沿或下降沿)时，计数器清零。

支持自动释放总线，当看门狗定时器中断溢出时能够自动释放总线(即放弃对总线的读写操作，或可理解为CAN控制器停止工作)。

在本发明上述实施例中，可通过内置时钟校验定时器，采取累加方式实现时钟校验计数功能(系统复位后计数默认值为0)，微处理器通过访问时钟校验定时器，读取16位计数值，读取完成后计数值清零。时钟校验定时器具体可包括以下功能：

时钟校验定时器配置长度为16位。

时钟校验定时器的计数频率为芯片晶振频率的256分频，采取计数累加方式。

时钟校验定时器使能后从0开始累加计数，时钟校验定时器非使能后结束计数并保持计数值。

时钟校验定时器使能位0代表使能无效，1代表使能有效。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上上述，本说明书内容不应理解为对本发明的限制。

Claims (6)

1.一种CAN总线控制器，包括外壳和安装于所述外壳中的寄存器管理逻辑模块，其特征在于，还包括安装于所述外壳中的检测控制模块，所述检测控制模块上集成有看门狗定时器和时钟校验定时器，其中：

所述看门狗定时器的使能输入端用于接收使能信号；所述看门狗定时器的溢出中断输出端与所述寄存器管理逻辑模块的收发使能端相连接；所述看门狗定时器的清零输入端与外部微处理器的输入输出使能端相连接；所述看门狗定时器的计数输入端与外部晶振时钟相连接；

所述看门狗定时器用于，在微处理器对所述寄存器管理逻辑模块进行读写操作时清零，并根据外部晶振时钟的频率进行计数，以及在计数溢出时产生溢出中断信号；所述溢出中断信号用于控制所述寄存器管理逻辑模块停止对CAN总线的收发；

所述时钟校验定时器的使能输入端用于接收时钟校验使能信号；所述时钟校验定时器的计数输入端与所述外部晶振时钟相连接；所述时钟校验定时器的溢出中断输出端与所述寄存器管理逻辑模块的收发使能端相连接；

所述时钟校验定时器，用于对所述外部晶振时钟的频率进行计数，在外部微处理器对时钟校验定时器进行读取操作时清零，并在计数溢出时，产生溢出中断信号，所述溢出中断信号用于控制所述寄存器管理逻辑模块停止对CAN总线的收发，所述计数还作为实际计数，由所述外部微处理器将实际计数与计算得出的预期计数相比较，在二者不一致时所述微处理器控制CAN总线控制器停止对CAN总线的收发，以释放CAN总线。

2.如权利要求1所述的CAN总线控制器，其特征在于，所述看门狗定时器具体为定时计数器。

3.如权利要求1所述的CAN总线控制器，其特征在于，还包括与门，所述与门两个输入端分别用于接收软件使能信号和硬件使能信号，所述与门的输出端与所述定时计数器的使能输入端相连接，所述使能信号包括所述软件使能信号和硬件使能信号。

4.如权利要求1所述的CAN总线控制器，其特征在于，所述时钟校验定时器包括至少一个时钟计数器。

5.如权利要求4所述的CAN总线控制器，其特征在于，所述时钟校验定时器包括第一时钟计数器和第二时钟计数器；

所述第一时钟计数器的计数输入端和所述第二时钟计数器的计数控制端分别与所述外部晶振时钟相连接；

所述第一时钟计数器的溢出中断输出端与所述第二时钟计数器的计数输入端相连接；

所述第二时钟计数器的溢出中断输出端与所述寄存器管理逻辑模块的收发使能端相连接。

6.如权利要求5所述的CAN总线控制器，其特征在于，所述第一时钟计数器的计数频率为所述外部晶振时钟的晶振频率的256分频。