CN106843434B - 一种利用串口通信控制cpu复位的电路 - Google Patents

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Abstract

本发明公开了一种利用串口通信控制CPU复位的电路，具体涉及自动控制领域。其解决了现有的CPU复位控制主动性差，无法在CPU系统程序跑偏的情况下进行复位操作的不足。该利用串口通信控制CPU复位的电路，包括并联接入上位机的发送数据引脚的第一电阻和第二电阻，第一电阻的另一端接入双二极管第一管脚，第二电阻的另一端接入双二极管的第三管脚和PNP三极管的基极，双二级管的第二管脚与PNP三极管的发射极相连且接入CPU的复位引脚，PNP三极管的基极接有第一电容，第一电容的另一端与PNP三极管的集电极相连后接地。

Description

一种利用串口通信控制CPU复位的电路
技术领域
本发明涉及自动控制领域，具体涉及一种利用串口通信控制CPU复位的电路。
背景技术
串口是一个非常成熟的低速通信接口，在当今高密度高速系统中，它仍然在很多智能可管理芯片中广泛使用，不可替代。现有的智能电子产品普遍采用CPU控制，CPU开机上电及程序跑偏时都需要复位操作，CPU复位质量的好坏直接影响到电子产品工作的稳定性和可靠性。现有技术中，常用的复位电路有简单的阻容电路、按键复位、自带的看门狗复位电路以及复位IC等等。
简单的阻容复位电路，只能被动进行上电复位，无法在CPU系统程序跑偏的情况下进行复位操作；按键复位是一种通过人工干预进行的复位，但是无法满足自动控制需求；看门狗复位电路，实现CPU的复位控制不仅占用CPU资源，增加负载，进而影响CPU处理其他任务的效率；专用的复位IC则成本过高。
发明内容
本发明的目的是针对上述不足，提出了一种当CPU程序跑偏或死机状态会出现通信错误时，仍能够有效控制CPU复位的利用串口通信控制CPU复位的电路。
本发明具体采用如下技术方案：
一种利用串口通信控制CPU复位的电路，包括并联接入上位机的发送数据引脚的第一电阻和第二电阻，第一电阻和第二电阻上连接双二极管，双二极管为阴阳极串联的两个二极管，双二极管的输入端作为第一管脚，输出端作为第二管脚，公共引脚作为第三管脚，第一电阻的另一端接入双二极管的第一管脚，第二电阻的另一端接入双二极管的第三管脚和PNP三极管的基极，双二级管的第二管脚与PNP三极管的发射极相连且接入CPU的复位引脚，PNP三极管的基极接有第一电容，第一电容的另一端与PNP三极管的集电极相连后接地。
优选地，上电以后，上位机给CPU发送高电平长脉冲信号，使得第一电容通过第一电阻与第二电阻快速充电；紧接着上位机向CPU发送长时间低电平信号，此时第一电容不经过第一电阻放电，只能通过第二电阻缓慢放电，PNP三极管的基极电压开始跌落，当PNP三极管的发射极与基极电平压差大于0.7V后，PNP三极管导通，通过PNP三极管的发射极的作用，CPU的复位引脚的电压逐渐降低至0V，产生CPU的复位信号，从而实现CPU的复位。
优选地，CPU复位之后，发送数据引脚作为上位机串口的发送信号线，向CPU发送通信信号，由于信号低脉冲时间远远小于启动PNP三极管导通的时间，从而CPU的复位引脚一直维持高电平，不会产生复位信号。
优选地，所述第一电阻的阻值为1KΩ。
优选地，所述第二电阻的阻值为100KΩ。
优选地，第一电容的放电时间由公式(1)计算可得出：
其中，R2＝100kΩ，C1＝0.068μF，VCC＝3.3V,Vt＝0.7V。
优选地，信号脉冲低电平宽度为0.1ms，对应的信号低脉冲时间为0.1ms。
本发明具有的有益效果是：上位机能够通过串口及时监测CPU工作状态，当CPU程序跑偏或死机状态会出现通信错误时，上位机能够及时通过复用发送数据引脚信号线控制CPU进行主动复位，很好的满足了及时控制的需求，CPU的复位控制不占用CPU资源，不会增加负载，进而不会影响CPU处理其它任务的效率。
附图说明
图1为该利用串行通信控制CPU复位的电路示意图；
图2为该利用串行通信控制CPU复位的电路的控制时序图。
其中，1为上位机，2为CPU，3为发送数据引脚，4为第一电阻，5为第二电阻，6为双二极管，61为第一管脚，62为第二管脚，63为第三管脚，7为PNP三极管，8为第一电容，9为复位引脚。
具体实施方式
下面结合附图和具体实施例对本发明的具体实施方式做进一步说明：
如图1-2所示，一种利用串口通信控制CPU复位的电路，包括并联接入上位机1的发送数据引脚(TXD)3的第一电阻4和第二电阻5，第一电阻和第二电阻上连接双二极管，双二极管为阴阳极串联的两个二极管，双二极管的输入端作为第一管脚61，输出端作为第二管脚62，公共引脚作为第三管脚63，第一电阻4的另一端接入双二极管6的第一管脚61，第二电阻5的另一端接入双二极管6的第三管脚63和PNP三极管7的基极，双二级管6的第二管脚62与PNP三极管7的发射极相连且接入CPU2的复位引脚(nRESET)9，PNP三极管7的基极接有第一电容8，第一电容8的另一端与PNP三极管7的集电极相连后接地。
上电以后，上位机1给CPU2发送高电平长脉冲信号，使得第一电容8通过第一电阻4与第二电阻5快速充电；紧接着上位机1向CPU2发送长时间低电平信号，此时第一电容8不经过第一电阻4放电，只能通过第二电阻5缓慢放电，PNP三极管7的基极电压开始跌落，当PNP三极管7的发射极与基极电平压差大于0.7V后，PNP三极管7导通，通过PNP三极管7的发射极的作用，CPU的复位引脚9的电压逐渐降低至0V，产生CPU的复位信号，从而实现CPU的复位。
CPU复位之后，发送数据引脚3作为上位机1串口的发送信号线，向CPU发送通信信号，由于信号低脉冲时间远远小于启动PNP三极管7导通的时间，从而CPU的复位引脚一直维持高电平，不会产生复位信号。
第一电阻4的阻值为1KΩ，第二电阻5的阻值为100KΩ。
第一电容8的放电时间由公式(1)计算可得出：
其中，R2＝100kΩ，C1＝0.068μF，VCC＝3.3V,Vt＝0.7V。
信号脉冲低电平宽度约为0.1ms，对应的信号低脉冲时间为0.1ms。
发送数据引脚3作为上位机1串口的发送信号线，接收状态处于高电平。通常情况下，串口通信波特率为9600bps，信号脉冲低电平宽度约为0.1ms。因此，设定RC参数为：R2＝100kΩ，C1＝0.068μF，得出发送数据引脚3开始发送低电平信号到复位产生时间约为1.5ms，远远大于0.1ms，所以复位引脚9一直维持高电平，不会产生复位信号。
当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。

Claims (7)

1.一种利用串口通信控制CPU复位的电路，其特征在于，包括并联接入上位机的发送数据引脚的第一电阻和第二电阻，第一电阻和第二电阻上连接双二极管，双二极管为阴阳极串联的两个二极管，双二极管的输入端作为第一管脚，输出端作为第二管脚，公共引脚作为第三管脚，第一电阻的另一端接入双二极管的第一管脚，第二电阻的另一端接入双二极管的第三管脚和PNP三极管的基极，双二级管的第二管脚与PNP三极管的发射极相连且接入CPU的复位引脚，PNP三极管的基极接有第一电容，第一电容的另一端与PNP三极管的集电极相连后接地。
2.如权利要求1所述的一种利用串口通信控制CPU复位的电路，其特征在于，上电以后，上位机给CPU发送高电平长脉冲信号，使得第一电容通过第一电阻与第二电阻快速充电；紧接着上位机向CPU发送长时间低电平信号，此时第一电容不经过第一电阻放电，只能通过第二电阻缓慢放电，PNP三极管的基极电压开始跌落，当PNP三极管的发射极与基极电平压差大于0.7V后，PNP三极管导通，通过PNP三极管的发射极的作用，CPU的复位引脚的电压逐渐降低至0V，产生CPU的复位信号，从而实现CPU的复位。
3.如权利要求2所述的一种利用串口通信控制CPU复位的电路，其特征在于，CPU复位之后，发送数据引脚作为上位机串口的发送信号线，向CPU发送通信信号，由于信号低脉冲时间远远小于启动PNP三极管导通的时间，从而CPU的复位引脚一直维持高电平，不会产生复位信号。
4.如权利要求1所述的一种利用串口通信控制CPU复位的电路，其特征在于，所述第一电阻的阻值为1KΩ。
5.如权利要求1所述的一种利用串口通信控制CPU复位的电路，其特征在于，所述第二电阻的阻值为100KΩ。
6.如权利要求2所述的一种利用串口通信控制CPU复位的电路，其特征在于，第一电容的放电时间由公式(1)计算可得出：
其中，R2＝100kΩ，C1＝0.068μF，VCC＝3.3V,Vt＝0.7V。
7.如权利要求2所述的一种利用串口通信控制CPU复位的电路，其特征在于，信号脉冲低电平宽度为0.1ms，对应的信号低脉冲时间为0.1ms。
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