CN106802965A - 一种检查Verilog单元与Symbol单元端口定义不一致的方法 - Google Patents
一种检查Verilog单元与Symbol单元端口定义不一致的方法 Download PDFInfo
- Publication number
- CN106802965A CN106802965A CN201510832988.2A CN201510832988A CN106802965A CN 106802965 A CN106802965 A CN 106802965A CN 201510832988 A CN201510832988 A CN 201510832988A CN 106802965 A CN106802965 A CN 106802965A
- Authority
- CN
- China
- Prior art keywords
- units
- verilog
- port
- inconsistent
- symbol
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
本发明提供了一种检查Verilog单元与Symbol单元端口定义不一致的方法。在进行模拟-数字混合设计中,一般都是在电路(Schematic)中调用数字模块的Symbol单元,而在输出混合信号网表时,则是采用该数字模块的Verilog单元进行网表的输出。但是在设计中,难免会出现数字模块对应的Verilog单元以及Symbol单元的端口(Pin)定义不一致的情况,这种情况导致的仿真错误是非常难调试的。本发明通过对Verilog单元进行解析,提取出其端口的名字以及定义顺序,从而与对应的Symbol单元进行比对,查找二者的不一致,在输出网表之前就可以保证二者的一致性,从而保证混合信号网表的正确性。
Description
技术领域
本发明提供了一种检查Verilog单元与Symbol单元端口定义不一致的方法,可以在输出网表之前查找出Verilog单元与Symbol单元端口定义不一致的情况,从而保证设计的正确性,属于EDA工具中电路设计领域。
背景技术
在进行模拟-数字混合设计中,导出混合信号的网表进行仿真是必不可少的关键环节,其中数字部分的网表格式则是采用Verilog语法。因此在混合信号电路设计中,一般都是在电路(Schematic)中调用数字模块的Symbol单元,而在输出混合信号网表时,则是采用该数字模块的Verilog单元进行网表的输出。但是在设计中,难免出现要对Verilog单元或者Symbol单元进行修改,这就会导致数字模块对应的Verilog单元以及Symbol单元的端口(Pin)定义不一致的情况,这种情况导致的仿真错误是非常难调试的。所以通常情况下,需要电路设计工程师人工的进行查询,保证二者的一致性,但是这种检查比较费时费力,且人工的检查依然会出现漏查的情况,不能完全保证正确性。
在上述情况下,本发明应运而生,通过对Verilog单元进行解析,提取出其端口的名字以及定义顺序,从而与对应的Symbol单元进行比对,查找二者的不一致,在输出网表之前就可以保证二者的一致性,从而保证混合信号网表的正确性。是一种更为安全,更为有效,更为经济的方法。
发明内容
本发明公开一种检查Verilog单元与Symbol单元端口定义不一致的方法。
Ø 对Verilog文本里的端口定义处进行解析,取得其端口定义的具体情况,包括名字以及定义顺序;
Ø 提供选项,检查Verilog单元与Symbol单元端口定义不一致的方法,不一致包含端口个数不一致,端口名不一致以及端口定义顺序和类型不一致的情况;
Ø 提供报告,用以总结Verilog单元与Symbol单元端口不一致的情况;
Ø 提供两种级别的报告模式:警告(Warning)以及错误(Error);
Ø 提供选项,允许设置忽略这种不一致情况的检查。
附图说明
图1 检查选项图示
图2 Symbol图示
图3 Verilog文本图示
图4 检查报告图示
具体实施步骤:
根据设计要求,在EDA工具中启动设置该选项,启动检查功能,找到Verilog单元与Symbol单元端口定义不一致的情况。
具体功能操作如下:
1.开启检查选项,设置为报告采用Warning模式,如图1所示;
2.数字模块对应的Symbol单元如图2所示:
3.数字模块的Verilog定义如图3所示;
4.启动检查命令,得到检查报告,如图4所示。
Claims (1)
1.一种检查Verilog单元与Symbol单元端口定义不一致的方法,权利特征如下:
1)对Verilog文本里的端口定义处进行解析,取得其端口定义的具体情况,包括名字以及定义顺序;
2)提供选项,检查Verilog单元与Symbol单元端口定义不一致的方法,不一致包含以下特征情况:
A)Verilog单元定义端口数多于Symbol单元定义的端口;
B)Verilog单元定义端口数少于Symbol单元定义的端口;
C)Verilog单元定义的端口名与Symbol单元定义的端口名不一样;
D)Verilog单元定义的端口顺序与Symbol单元定义的端口顺序不一致;
E)Verilog单元定义的的端口类型与Symbol单元定义的端口类型不一致;
3)提供报告,用以总结Verilog单元与Symbol单元端口不一致的情况;
4)提供两种级别的报告模式:警告(Warning)以及错误(Error);
5)提供选项,允许设置忽略这种不一致情况的检查。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510832988.2A CN106802965B (zh) | 2015-11-26 | 2015-11-26 | 检查Verilog单元与Symbol单元端口定义不一致的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510832988.2A CN106802965B (zh) | 2015-11-26 | 2015-11-26 | 检查Verilog单元与Symbol单元端口定义不一致的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106802965A true CN106802965A (zh) | 2017-06-06 |
CN106802965B CN106802965B (zh) | 2020-06-16 |
Family
ID=58976624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510832988.2A Active CN106802965B (zh) | 2015-11-26 | 2015-11-26 | 检查Verilog单元与Symbol单元端口定义不一致的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN106802965B (zh) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1848125A (zh) * | 2005-04-06 | 2006-10-18 | 株式会社东芝 | 报告检查装置及计算机程序产品 |
CN101329703A (zh) * | 2008-07-25 | 2008-12-24 | 北京中星微电子有限公司 | 利用硬件描述语言编写的模块进行集成的方法及装置 |
CN102147760A (zh) * | 2011-04-22 | 2011-08-10 | 中国电子科技集团公司第三十八研究所 | 一种基于网络传输的处理器协同验证平台及其测试方法 |
US8239717B2 (en) * | 2008-12-03 | 2012-08-07 | Renesas Electronics Corporation | Logic verification apparatus |
CN103838902A (zh) * | 2012-11-27 | 2014-06-04 | 鸿富锦精密工业(深圳)有限公司 | 布线检查系统及方法 |
US20150082263A1 (en) * | 2013-09-19 | 2015-03-19 | The Board Of Trustees Of The University Of Illinois | Merit-based characterization of assertions in hardware design verification |
-
2015
- 2015-11-26 CN CN201510832988.2A patent/CN106802965B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1848125A (zh) * | 2005-04-06 | 2006-10-18 | 株式会社东芝 | 报告检查装置及计算机程序产品 |
CN101329703A (zh) * | 2008-07-25 | 2008-12-24 | 北京中星微电子有限公司 | 利用硬件描述语言编写的模块进行集成的方法及装置 |
US8239717B2 (en) * | 2008-12-03 | 2012-08-07 | Renesas Electronics Corporation | Logic verification apparatus |
CN102147760A (zh) * | 2011-04-22 | 2011-08-10 | 中国电子科技集团公司第三十八研究所 | 一种基于网络传输的处理器协同验证平台及其测试方法 |
CN103838902A (zh) * | 2012-11-27 | 2014-06-04 | 鸿富锦精密工业(深圳)有限公司 | 布线检查系统及方法 |
US20150082263A1 (en) * | 2013-09-19 | 2015-03-19 | The Board Of Trustees Of The University Of Illinois | Merit-based characterization of assertions in hardware design verification |
Non-Patent Citations (2)
Title |
---|
NKTHINKER: "《Verilog的模块与端口》", 《HTTP://BLOG.CSDN.NET/NKTHINKER/ARTICLE/DETAIL/425535》 * |
刘明 等: "《一种实用的ASIC设计方法》", 《微处理机》 * |
Also Published As
Publication number | Publication date |
---|---|
CN106802965B (zh) | 2020-06-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107025362A (zh) | 一种校验原理图和pcb生产数据一致性的方法 | |
CN103761681B (zh) | 智能变电站SCD与Excel虚端子表的比对方法 | |
US10592631B2 (en) | Method for performing netlist comparison based on pin connection relationship of components | |
CN104091161A (zh) | 一种电路原理图网表比对方法 | |
CN101201851A (zh) | 二极管多种仿真器格式的spice模型建模方法 | |
CN103038762B (zh) | 自然语言处理装置、方法 | |
CN103150441A (zh) | 一种软硬件协同仿真的验证平台及其构建方法 | |
CN105426305A (zh) | 一种控件属性解析系统及方法 | |
CN105224702B (zh) | 一种版图设计方法和版图设计系统 | |
CN109829186A (zh) | 一种基于bim单向叠合板拆分优化方法 | |
CN105488287A (zh) | 时序修正方法和电子装置 | |
CN110955892B (zh) | 一种基于机器学习和电路行为级特征的硬件木马检测方法 | |
CN108647533B (zh) | 用于检测硬件木马的安全断言自动生成方法 | |
CN105278929A (zh) | 应用程序审计的数据处理方法、装置和系统 | |
CN106802965A (zh) | 一种检查Verilog单元与Symbol单元端口定义不一致的方法 | |
CN105701256A (zh) | 一种通讯点表文件比较方法 | |
US20140189621A1 (en) | Apparatus and method for modeling controller of can bus simulator | |
CN108846198A (zh) | 一种在Cadence软件中自动删除无效过孔的方法 | |
TWI505133B (zh) | 積體電路設計保護裝置及其方法 | |
CN105320744B (zh) | Xbrl分类标准自定义链接库的解析方法 | |
CN106650136A (zh) | 一种检查时序库和网表库的标准单元功能一致性的方法 | |
Sawhney et al. | Automatic construction of runtime monitors for FPGA based designs | |
US9183334B1 (en) | Verification of connectivity of signals in a circuit design | |
CN113792422A (zh) | 一种基于数字孪生的tpm设备管理虚拟验证方法及系统 | |
CN103544317A (zh) | 维度表数据的处理方法和装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CP01 | Change in the name or title of a patent holder | ||
CP01 | Change in the name or title of a patent holder |
Address after: 100102 Beijing city two Chaoyang District Lize Road No. 2 A block two layer Patentee after: Beijing Huada Jiutian Technology Co.,Ltd. Address before: 100102 Beijing city two Chaoyang District Lize Road No. 2 A block two layer Patentee before: HUADA EMPYREAN SOFTWARE Co.,Ltd. |