CN106784198A - 一种半导体芯片的制作方法 - Google Patents
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Abstract
本发明提供了一种半导体芯片的制作方法，包括步骤：A、在衬底材料上制作外延层：B、在外延层上制作导电扩展层：导电扩展层的成分为铟锡氧化物，其成分比例为铟锡比95:5，膜层厚度为C、在外延层上刻蚀出相应晶粒图形，露出N型GaN层台阶：刻蚀深度1‑2μm，切割道的宽度在10μm‑30μm之间。本发明通过改变起导电作用的金属电极的大小和宽度来减少对光的吸收，达到提升芯片外量子效率的目的。
Description
技术领域
本发明涉及半导体LED领域，特别地，涉及一种能提高半导体芯片发光亮度的芯片制作方法。
背景技术
相较于内量子效率而言，GaN基LED的外量子效率和光提取效率还有待进一步的技术突破来取得提高。光提取效率和外量子效率在本质上是一致的，而造成GaN基LED外量子效率和光提取效率较低的原因主要包括晶格缺陷对光的吸收、衬底对光的吸收以及光在射出过程中的全反射、材料层中的波导效应等。由目前的研究可知，影响光子逸出主要有以下原因：1、大部分光子在半导体与外部界面上由于全反射而回到半导体内部，全反射光被活性层自身、基板、电极等吸收而无法射出，因此，一般LED芯片的外部取光效率比内量子效率低很多；2、P-GaN半透明金属接触电极层对光的吸收，它能吸收约30％的出射光线；3、N电极、P电极上键合焊点和引线对出射光线的遮挡；4、蓝宝石衬底对出射光的吸收。
针对影响外量子效率的因素，目前主要通过下列技术方案来提高GaN基LED的外量子效率，例如倒装焊技术(flip chip)、生长分布布喇格反射层(DBR)结构和高反射镜面电极、表面粗化技术、衬底剥离技术(Laser lift off)、制作电流阻挡层等。以上方案也存在一些不足之处，倒装焊技术和衬底剥离技术难度较高，成本较大；DBR需要大型机台成本较高。因此，还需要一种更适合实用的技术方案来提高GaN基LED的外量子效率。
发明内容
本发明目的在于提供一种半导体芯片的制作方法，以解决GaN基LED的外量子效率不高的技术问题。
为实现上述目的，本发明提供了一种半导体芯片的制作方法，包括步骤：
A、在衬底材料上制作外延层：
B、在外延层上制作导电扩展层：导电扩展层的成分为铟锡氧化物，其成分比例为铟锡比95:5，膜层厚度为
C、在外延层上刻蚀出相应晶粒图形，露出N型GaN层台阶：刻蚀深度1-2μm，切割道的宽度在10μm-30μm之间。
优选的，还包括：
在N型GaN层台阶上制作N型电极，N型电极线的宽度3-10μm。
优选的，所述N型电极厚度1-4μm。
优选的，步骤C中，用FeCl3与HCl的混合溶液湿法蚀刻掉暴露的导电扩展层。
优选的，步骤A中，所述衬底材料为蓝宝石、碳化硅、硅中的任意一种。
优选的，电极制作完后，在芯片表面沉积一层绝缘保护膜，保护膜层厚度
优选的，所述绝缘保护膜的膜层材料包括氧化硅、氮化硅、氧化铝中的任意一种绝缘透明材料。
本发明具有以下有益效果：
本发明通过改变起导电作用的金属电极的大小和宽度来减少对光的吸收，达到提升芯片外量子效率的目的。
随着芯片电极线宽的缩窄，LED芯片的发光亮度明显上升。这是因为电极的成分主要为金属，金属对光有较强的吸收，线宽变窄后，挡光面积变小，有利于光的射出，采用该方法提升芯片的发光亮度简单易行，易于大批量量产。
除了上面所描述的目的、特征和优点之外，本发明还有其它的目的、特征和优点。下面将参照图，对本发明作进一步详细的说明。
附图说明
构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是本发明优选实施例的N型电极线的宽度示意图；
其中，1、N型电极，2、N型电极线，H、N型电极线的宽度。
具体实施方式
以下结合附图对本发明的实施例进行详细说明，但是本发明可以根据权利要求限定和覆盖的多种不同方式实施。
参见图1，本发明技术方案步骤如下：
步骤一、在外延衬底上生长外延层，将衬底表面清洁后先沉积缓冲层，然后生长N型GaN层，接着生长多量子阱和P型GaN层。
步骤二、在外延层上制作芯片图形，用干法刻蚀设备ICP刻蚀出台阶，露出N型GaN层，刻蚀深度1-2μm，切割道的宽度在10μm-30μm之间。
步骤三、在晶圆表面蒸镀一层氧化铟锡薄膜，薄膜厚度腔体温度150-350℃，氧气流量5-15sccm，真空度10-5-10-7。
步骤四、在导电扩展层表面制作P电极，在N型台阶上制作N电极，电极厚度1-4μm，电极制作完后，在芯片表面沉积一层绝缘保护膜，保护膜层厚度膜层材料包括氧化硅、氮化硅、氧化铝等绝缘透明材料。
步骤五、将制作好的芯片进行减薄、划片、测试、分选。
以下为具体实施方式。实施方式以蓝宝石衬底GaN基LED蓝光芯片制作为例，每个案例制作1000片wafer样品，样品尺寸为22*35mil2。
实施例1
在蓝宝石衬底上生长GaN外延层，外延层厚度6μm，用电子束蒸发机台蒸镀一层厚度的ITO导电扩层，接着进行光刻工艺暴露出多余部分导电扩展层，用FeCl3与HCl的混合溶液湿法蚀刻掉暴露的导电扩展层，用ICP刻蚀机台刻蚀外延片露出台阶和N型GaN层，刻蚀深度1.3-1.5μm，在导电扩展层上制作P型电极，在N型GaN上制作N型电极1，N型电极线2的宽度H为10μm，然后用PECVD沉积SiO2制作钝化层，然后测试金属电极与导电扩展层之间的粘附力，接着完成后工艺步骤晶圆减薄、背镀反射层、切割裂片、点测分选等。150mA测试芯片的发光亮度为190mw。
实施例2
在蓝宝石衬底上生长GaN外延层，外延层厚度6μm，用电子束蒸发机台蒸镀一层厚度的ITO导电扩层，接着进行光刻工艺暴露出多余部分导电扩展层，用FeCl3与HCl的混合溶液湿法蚀刻掉暴露的导电扩展层，用ICP刻蚀机台刻蚀外延片露出台阶和N型GaN层，刻蚀深度1.3-1.5μm，在导电扩展层上制作P型电极，在N型GaN上制作N型电极，电极线宽度7μm，然后用PECVD沉积SiO2制作钝化层，然后测试金属电极与导电扩展层之间的粘附力，接着完成后工艺步骤晶圆减薄、背镀反射层、切割裂片、点测分选等。150mA测试芯片的发光亮度为193mw。
实施例3
在蓝宝石衬底上生长GaN外延层，外延层厚度6μm，用电子束蒸发机台蒸镀一层厚度的ITO导电扩层，接着进行光刻工艺暴露出多余部分导电扩展层，用FeCl3与HCl的混合溶液湿法蚀刻掉暴露的导电扩展层，用ICP刻蚀机台刻蚀外延片露出台阶和N型GaN层，刻蚀深度1.3-1.5μm，在导电扩展层上制作P型电极，在N型GaN上制作N型电极，电极线宽度5μm，然后用PECVD沉积SiO2制作钝化层，然后测试金属电极与导电扩展层之间的粘附力，接着完成后工艺步骤晶圆减薄、背镀反射层、切割裂片、点测分选等。150mA测试芯片的发光亮度为197mw。
实施例4
在蓝宝石衬底上生长GaN外延层，外延层厚度6μm，用电子束蒸发机台蒸镀一层厚度的ITO导电扩层，接着进行光刻工艺暴露出多余部分导电扩展层，用FeCl3与HCl的混合溶液湿法蚀刻掉暴露的导电扩展层，用ICP刻蚀机台刻蚀外延片露出台阶和N型GaN层，刻蚀深度3μm，在导电扩展层上制作P型电极，在N型GaN上制作N型电极，电极线宽度4μm，然后用PECVD沉积SiO2制作钝化层，然后测试金属电极与导电扩展层之间的粘附力，接着完成后工艺步骤晶圆减薄、背镀反射层、切割裂片、点测分选等。150mA测试芯片的发光亮度为201mw。
从以上实施例可以看出，随着芯片电极线宽的缩窄，LED芯片的发光亮度明显上升，因为电极的成分主要为金属，金属对光有较强的吸收，线宽变窄后，挡光面积变小，有利于光的取出，采用该方法提升芯片的发光亮度简单易行，易于大批量量产。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种半导体芯片的制作方法，其特征在于，包括步骤：
A、在衬底材料上制作外延层：
B、在外延层上制作导电扩展层：导电扩展层的成分为铟锡氧化物，其成分比例为铟锡比95:5，膜层厚度为
C、在外延层上刻蚀出相应晶粒图形，露出N型GaN层台阶：刻蚀深度1-2μm，切割道的宽度在10μm-30μm之间。
2.根据权利要求1所述的制作方法，其特征在于，还包括：
在N型GaN层台阶上制作N型电极，N型电极线的宽度3-10μm。
3.根据权利要求2所述的制作方法，其特征在于，所述N型电极厚度1-4μm。
4.根据权利要求1所述的制作方法，其特征在于，步骤C中，用FeCl3与HCl的混合溶液湿法蚀刻掉暴露的导电扩展层。
5.根据权利要求1所述的制作方法，其特征在于，步骤A中，所述衬底材料为蓝宝石、碳化硅、硅中的任意一种。
6.根据权利要求1所述的制作方法，其特征在于，电极制作完后，在芯片表面沉积一层绝缘保护膜，保护膜层厚度
7.根据权利要求6所述的制作方法，其特征在于，所述绝缘保护膜的膜层材料包括氧化硅、氮化硅、氧化铝中的任意一种绝缘透明材料。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170531 |
|
| RJ01 | Rejection of invention patent application after publication |