CN106782254A - 阵列基板测试电路及其制作方法 - Google Patents
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Abstract
本发明公开一种阵列基板测试电路及其制作方法。阵列基板测试电路设于基板上，基板包括至少两个显示单元，至少两个显示单元包括第一及相邻设置的第二显示单元，第一及第二显示单元均包括阵列测试电极区及成盒测试电极区，第二显示单元的阵列测试电极通过第一显示单元的外围对应连接第二显示单元的成盒测试电极，以通过第二显示单元的成盒测试电极区驱动显示信号的输出，减少耦合、漏电及炸伤问题的发生，从而提升显示面板生产良率。
Description
技术领域
本发明涉及显示技术领域，特别是涉及一种阵列基板测试电路及其制作方法。
背景技术
LTPS(Low temperature Poly Silicon，低温多晶硅)TFT LCD(Thin FilmTransistor Liquid Crystal Display，薄膜晶体管液晶显示器)近年来在手机上得到广泛应用，其高电路整合特性与低成本的优势，在中小尺寸显示面板的应用中有着绝对的优势。LTPS TFT LCD具有高分辨率、反应速度快、高亮度、高开口率等优点，通过将外围驱动电路同时制作在玻璃基板上，达到系统整合的目标、节省空间及驱动芯片的成本。
LTPS TFT LCD中的阵列制程是在一块很大的玻璃基板上均匀有序排布形成一个个阵列电路，所述玻璃基板在经过阵列测试项目并达标后，将在后续成盒制程的切割段被切割成一批小片的显示单元，每个显示单元都有一个独立的阵列电路，用于控制最终成品LCD面板的显示。
LTPS TFT LCD面板在其中一种阵列线路结构设计中，对于单个显示单元来说(如图1及图2所示)，通过几根贯穿于显示区域左右两侧的纵向金属走线(统称为阵列基板测试走线)，将位于显示区域上方的阵列测试电路相关信号连接到位于显示区域下方的成盒测试电路中，以借用成盒测试电路的部分线路来驱动纵向的显示信号的输出，从而完成阵列测试项目。这几根纵向的阵列基板测试走线与显示区域边缘的横向金属走线始终呈垂直交错的位置关系，在成盒测试项目中，这种交错的位置关系使横向的显示信号受到耦合影响，引起显示面板左右两侧的显示差异；另外交错位置也可能发生漏电，甚至会产生炸伤等异常问题，使显示面板的良率受到影响。
发明内容
本发明主要解决的技术问题是提供一种阵列基板测试电路及其方法，避免阵列基板测试走线与显示区域边缘的金属走线产生交错，减少耦合、漏电及炸伤问题的发生，从而达到提升显示面板生产良率的目的。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种阵列基板测试电路，所述阵列基板测试电路设置于基板上，所述基板包括至少两个显示单元，所述至少两个显示单元包括第一显示单元及与所述第一显示单元相邻设置的第二显示单元，所述第一及第二显示单元均包括阵列测试电极区及成盒测试电极区，所述阵列测试电极区包括若干阵列测试电极，所述成盒测试电极区包括若干成盒测试电极，所述第二显示单元的若干阵列测试电极通过所述第一显示单元的外围一一对应电性连接所述第二显示单元的若干成盒测试电极，以通过所述第二显示单元的成盒测试电极区驱动显示信号的输出。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种阵列基板测试电路的制作方法，所述方法包括：
提供一基板；
在所述基板上设置至少两个显示单元，所述至少两个显示单元包括第一显示单元及与所述第一显示单元相邻设置的第二显示单元；
所述第一及第二显示单元均包括阵列测试电极区及成盒测试电极区，所述阵列测试电极区包括若干阵列测试电极，所述成盒测试电极区包括若干成盒测试电极；及
将所述第二显示单元的若干阵列测试电极通过所述第一显示单元的外围一一对应电性连接所述第二显示单元的若干成盒测试电极，以通过所述第二显示单元的成盒测试电极区驱动显示信号的输出。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种阵列基板测试电路的制作方法，所述方法包括：
提供一基板；
在所述基板上设置至少两个显示单元，所述至少两个显示单元包括第一显示单元、第二显示单元及第三显示单元，所述第二显示单元位于所述第一与第三显示单元之间；
所述第一至第三显示单元均包括阵列测试电极区及成盒测试电极区，所述阵列测试电极区包括若干第一阵列测试电极及若干第二阵列测试电极，所述成盒测试电极区包括若干第一成盒测试电极及若干第二阵列测试电极；及
将所述第二显示单元的若干第一阵列测试电极通过所述第一显示单元的外围一一对应电性连接所述第二显示单元的若干第一成盒测试电极，将所述第二显示单元的若干第二阵列测试电极通过所述第三显示单元的外围一一对应电性连接所述第二显示单元的若干第二成盒测试电极，以通过所述第二显示单元的成盒测试电极区驱动显示信号的输出。
本发明的有益效果是：区别于现有技术的情况，本发明的所述阵列基板测试电路将第二显示单元的阵列测试电极通过第一显示单元的外围一一对应连接至第二显示单元的成盒测试电极，或者将第二显示单元的第一阵列测试电极通过第一显示单元的外围一一对应连接至第二显示单元的第一成盒测试电极，并将第二显示单元的第二阵列测试电极通过第三显示单元的外围一一对应连接至第二显示单元的第二成盒测试电极，以避免纵向的阵列测试走线与显示区域边缘的横向金属走线产生交错的位置关系，以此通过第二显示单元的成盒测试电极控制显示信号的输出，从而完成对第二显示单元的阵列测试项目，减少耦合、漏电及炸伤问题的发生，从而达到提升显示面板生产良率的目的。
附图说明
图1是现有技术的一个显示单元的结构示意图；
图2是现有技术的阵列基板测试电路的结构示意图；
图3是本发明的阵列基板测试电路的第一实施例的结构示意图；
图4是本发明的阵列基板测试电路的第二实施例的结构示意图；
图5是本发明的阵列基板测试电路的制作方法的第一实施例的流程示意图；
图6是本发明的阵列基板测试电路的制作方法的第二实施例的流程示意图。
具体实施方式
请参阅图1及图2，是现有技术中显示单元的阵列基板测试电路的结构示意图。图1中位于每个显示单元的显示区域上方的若干阵列测试电极，如四个阵列测试电极1分别经由贯穿于显示区域左右两侧的纵向金属走线3分别连接到位于同一显示单元的显示区域下方的四个成盒测试电极2，这四根金属线3(即阵列基板测试走线)都与显示区域边缘的横向的金属走线(未示出)呈垂直交错的位置关系，在成盒测试项目中，这种交错的位置关系使横向的显示信号受到耦合影响，引起显示面板左右两侧的显示差异，另外交错位置也可能发生漏电，甚至会产生炸伤等异常问题，使显示面板的良率受到影响。
请参考图3，是本发明的阵列基板测试电路的第一实施例的结构示意图。所述阵列基板测试电路设置于基板20上，所述基板20包括至少两个显示单元10，所述至少两个显示单元10包括第一显示单元及与所述第一显示单元相邻设置的第二显示单元，所述第一及第二显示单元均包括阵列测试电极区11及成盒测试电极区12，所述阵列测试电极区11包括若干阵列测试电极111，所述成盒测试电极区12包括若干成盒测试电极121，所述第二显示单元的若干阵列测试电极111通过所述第一显示单元的外围一一对应电性连接所述第二显示单元的若干成盒测试电极121，以通过所述第二显示单元的成盒测试电极区12驱动显示信号的输出。
具体地，所述至少两个显示单元10均包括显示区域13及位于所述显示区域13左右两侧的扫描驱动电路，所述阵列测试电极区11位于所述显示区域13的上方，所述成盒测试电极区12位于所述显示区域13的下方。
其中，所述第一显示单元的外围是所述第一显示单元远离所述左侧扫描驱动电路且靠近所述第二显示单元的区域。
其中，在本发明所有实施例中，显示区域13是指阵列基板在成盒时处于密封胶内侧的区域，此区域用于填充液晶以显示图像。所述第一及第二显示单元的其他元件及功能与现有技术相同，在此不再赘述。
其中，在本发明的所有实施例中，所述阵列测试电极区11包括四个阵列测试电极111，所述成盒电极区12包括四个成盒测试电极121，在其他实施例中，所述阵列测试电极111及成盒测试电极121的数量可以根据需要进行设置。
在本实施例中，所述第二显示单元位于所述第一显示单元的右侧。在其他实施例中，所述第二显示单元也可位于所述第一显示单元的左侧，其连接关系及工作原理与上述实施例相同，在此不再赘述。
将所述第二显示单元的阵列测试电极111通过阵列测试走线14及所述第一显示单元的外围一一对应连接至所述第二显示单元的成盒测试电极121，所述阵列测试走线14在切割制程中被全部切断，以保证阵列测试项目正常完成的前提下，不仅能避免纵向的阵列测试走线14对于显示区域边缘横向的显示信号的影响(包括漏电及交错位置发生炸伤的问题)，而且能有效地消除后续切割过程中阵列测试区域产生的静电击伤对于成盒测试项目造成的影响。
所述阵列基板测试电路将所述第二显示单元的阵列测试电极通过阵列测试走线及所述第一显示单元的外围一一对应连接至所述第二显示单元的成盒测试电极，以避免纵向的阵列测试走线与显示区域边缘的横向金属走线产生交错的位置关系，以此通过所述第二显示单元的成盒测试电极控制显示信号的输出，从而完成对所述第二显单元的阵列测试项目，减少耦合、漏电及炸伤问题的发生，从而达到提升显示面板生产良率的目的。
请参阅图4，是本发明的阵列基板测试电路的第二实施例的结构示意图。所述阵列基板测试电路的第二实施例与上述第一实施例的区别之处在于：所述至少两个显示单元10包括第一至第三显示单元，所述第二显示单元位于所述第一与第三显示单元之间，所述第一至第三显示单元均包括阵列测试电极区11及成盒测试电极区12，所述阵列测试电极区11包括若干第一阵列测试电极111及若干第二阵列测试电极112，所述成盒测试电极区12包括若干第一成盒测试电极121及若干第二阵列测试电极122，所述第二显示单元的若干第一阵列测试电极111通过所述第一显示单元的外围一一对应电性连接所述第二显示单元的若干第一成盒测试电极121，所述第二显示单元的若干第二阵列测试电极112通过所述第三显示单元的外围一一对应电性连接所述第二显示单元的若干第二成盒测试电极122，以通过所述第二显示单元的成盒测试电极区12驱动显示信号的输出。
具体地，所述至少两显示单元10均包括显示区域13及位于所述显示区域13左右两侧的扫描驱动电路，所述阵列测试电极区11位于所述显示区域13的上方，所述成盒测试电极区12位于所述显示区域13的下方，所述若干第一阵列测试电极111及所述若干第一成盒测试电极121均位于左侧，所述若干第二阵列测试电极112及所述若干第二成盒测试电极122均位于右侧。
所述第一显示单元的外围是所述第一显示单元远离所述左侧扫描驱动电路且靠近所述第二显示单元的区域，所述第三显示单元的外围是所述第三显示单元远离所述右侧扫描驱动电路且靠近所述第二显示单元的区域。
在其他实施例中根据所述第一至第三显示单元中阵列测试电极111及成盒测试电极121设置位置的不同，所述第一至第三显示单元的具体位置将发生变化，具体以所述阵列测试走线14为最短、且在后续成盒测试项目中能将所述阵列测试走线14切断为最佳，因此所述第一至第三显示单元的具体位置关系并不限定于本发明的实施例，本领域技术人员可以根据具体需要进行变更和设置。
请参阅图5，是本发明的阵列基板测试电路的制作方法的第一实施例的流程示意图。所述方法包括：
步骤S1：提供一基板20。
具体地，所述基板20为玻璃基板，所述基板上的其他器件及功能与现有技术的基板相同，在此不再赘述。
步骤S2：在所述基板20上设置至少两个显示单元10，所述至少两个显示单元10包括第一显示单元及与所述第一显示单元相邻设置的第二显示单元。
步骤S3：所述第一及第二显示单元10均包括阵列测试电极区11及成盒测试电极区12，所述阵列测试电极区11包括若干阵列测试电极111，所述成盒测试电极区12包括若干成盒测试电极121；及
步骤S4：将所述第二显示单元的若干阵列测试电极111通过所述第一显示单元的外围一一对应电性连接所述第二显示单元的若干成盒测试电极121，以通过所述第二显示单元的成盒测试电极区12驱动显示信号的输出。
请参阅图6，是本发明的阵列基板测试电路的制作方法的第二实施例的流程示意图。所述方法包括：
步骤S1：提供一基板20。
具体地，所述基板20为玻璃基板，所述基板上的其他器件及功能与现有技术的基板相同，在此不再赘述。
步骤S2：在所述基板20上设置至少两个显示单元10，所述至少两个显示单元10包括第一显示单元、第二显示单元及第三显示单元，所述第二显示单元位于所述第一与第三显示单元之间。
步骤S3：所述第一至第三显示单元均包括阵列测试电极区11及成盒测试电极区12，所述阵列测试电极区11包括若干第一阵列测试电极111及若干第二阵列测试电极112，所述成盒测试电极区12包括若干第一成盒测试电极121及若干第二阵列测试电极122。
步骤S4：将所述第二显示单元的若干第一阵列测试电极111通过所述第一显示单元的外围一一对应电性连接所述第二显示单元的若干第一成盒测试电极121，将所述第二显示单元的若干第二阵列测试电极112通过所述第三显示单元的外围一一对应电性连接所述第二显示单元的若干第二成盒测试电极122，以通过所述第二显示单元的成盒测试电极区12驱动显示信号的输出。
所述阵列基板测试电路将第二显示单元的阵列测试电极通过第一显示单元的外围一一对应连接至第二显示单元的成盒测试电极，或者将第二显示单元的第一阵列测试电极通过第一显示单元的外围一一对应连接至第二显示单元的第一成盒测试电极，并将第二显示单元的第二阵列测试电极通过第三显示单元的外围一一对应连接至第二显示单元的第二成盒测试电极，以避免纵向的阵列测试走线与显示区域边缘的横向金属走线产生交错的位置关系，以此通过第二显示单元的成盒测试电极控制显示信号的输出，从而完成对第二显示单元的阵列测试项目，减少耦合、漏电及炸伤问题的发生，从而达到提升显示面板生产良率的目的。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种阵列基板测试电路，其特征在于，所述阵列基板测试电路设置于基板上，所述基板包括至少两个显示单元，所述至少两个显示单元包括第一显示单元及与所述第一显示单元相邻设置的第二显示单元，所述第一及第二显示单元均包括阵列测试电极区及成盒测试电极区，所述阵列测试电极区包括若干阵列测试电极，所述成盒测试电极区包括若干成盒测试电极，所述第二显示单元的若干阵列测试电极通过所述第一显示单元的外围一一对应电性连接所述第二显示单元的若干成盒测试电极，以通过所述第二显示单元的成盒测试电极区驱动显示信号的输出。
2.根据权利要求1所述的阵列基板测试电路，其特征在于，所述至少两个显示单元包括第一至第三显示单元，所述第二显示单元位于所述第一与第三显示单元之间，所述第一至第三显示单元均包括阵列测试电极区及成盒测试电极区，所述阵列测试电极区包括若干第一阵列测试电极及若干第二阵列测试电极，所述成盒测试电极区包括若干第一成盒测试电极及若干第二阵列测试电极，所述第二显示单元的若干第一阵列测试电极通过所述第一显示单元的外围一一对应电性连接所述第二显示单元的若干第一成盒测试电极，所述第二显示单元的若干第二阵列测试电极通过所述第三显示单元的外围一一对应电性连接所述第二显示单元的若干第二成盒测试电极，以通过所述第二显示单元的成盒测试电极区驱动显示信号的输出。
3.根据权利要求2所述的阵列基板测试电路，其特征在于，所述至少两显示单元均包括显示区域及位于所述显示区域左右两侧的扫描驱动电路，所述阵列测试电极区位于所述显示区域的上方，所述成盒测试电极区位于所述显示区域的下方，所述若干第一阵列测试电极及所述若干第一成盒测试电极均位于左侧，所述若干第二阵列测试电极及所述若干第二成盒测试电极均位于右侧。
4.根据权利要求3所述的阵列基板测试电路，其特征在于，所述第一显示单元的外围是所述第一显示单元远离所述左侧扫描驱动电路且靠近所述第二显示单元的区域，所述第三显示单元的外围是所述第三显示单元远离所述右侧扫描驱动电路且靠近所述第二显示单元的区域。
5.一种阵列基板测试电路的制作方法，其特征在于，所述方法包括：
提供一基板；
在所述基板上设置至少两个显示单元，所述至少两个显示单元包括第一显示单元及与所述第一显示单元相邻设置的第二显示单元；
所述第一及第二显示单元均包括阵列测试电极区及成盒测试电极区，所述阵列测试电极区包括若干阵列测试电极，所述成盒测试电极区包括若干成盒测试电极；及
将所述第二显示单元的若干阵列测试电极通过所述第一显示单元的外围一一对应电性连接所述第二显示单元的若干成盒测试电极，以通过所述第二显示单元的成盒测试电极区驱动显示信号的输出。
6.根据权利要求5所述的阵列基板测试电路的制作方法，其特征在于，所述在所述基板上设置至少两个显示单元包括：所述至少两个显示单元均包括显示区域及位于所述显示区域左右两侧的扫描驱动电路，所述阵列测试电极区位于所述显示区域的上方，所述成盒测试电极区位于所述显示区域的下方。
7.根据权利要求6所述的阵列基板测试电路的制作方法，其特征在于，所述将所述第二显示单元的若干阵列测试电极通过所述第一显示单元的外围一一对应电性连接所述第二显示单元的若干成盒测试电极包括：所述第一显示单元的外围是所述第一显示单元远离所述左侧扫描驱动电路且靠近所述第二显示单元的区域。
8.一种阵列基板测试电路的制作方法，其特征在于，所述方法包括：
提供一基板；
在所述基板上设置至少两个显示单元，所述至少两个显示单元包括第一显示单元、第二显示单元及第三显示单元，所述第二显示单元位于所述第一与第三显示单元之间；
所述第一至第三显示单元均包括阵列测试电极区及成盒测试电极区，所述阵列测试电极区包括若干第一阵列测试电极及若干第二阵列测试电极，所述成盒测试电极区包括若干第一成盒测试电极及若干第二阵列测试电极；及
将所述第二显示单元的若干第一阵列测试电极通过所述第一显示单元的外围一一对应电性连接所述第二显示单元的若干第一成盒测试电极，将所述第二显示单元的若干第二阵列测试电极通过所述第三显示单元的外围一一对应电性连接所述第二显示单元的若干第二成盒测试电极，以通过所述第二显示单元的成盒测试电极区驱动显示信号的输出。
9.根据权利要求8所述的阵列基板测试电路的制作方法，其特征在于，所述在所述基板上设置至少两个显示单元包括：所述第一显示单元位于所述第二显示单元的右方，所述第三显示单元位于所述第二显示单元的左方，所述第一显示单元至所述第三显示单元均包括显示区域及位于所述显示区域左右两侧的扫描驱动电路，所述阵列测试电极区位于所述显示区域的上方，所述成盒测试电极区位于所述显示区域的下方，所述若干第一阵列测试电极及所述若干第一成盒测试电极均位于左侧，所述若干第二阵列测试电极及所述若干第二成盒测试电极均位于右侧。
10.根据权利要求9所述的阵列基板测试电路的制作方法，其特征在于，所述将所述第二显示单元的若干第一阵列测试电极通过所述第一显示单元的外围一一对应电性连接所述第二显示单元的若干第一成盒测试电极，将所述第二显示单元的若干第二阵列测试电极通过所述第三显示单元的外围一一对应电性连接所述第二显示单元的若干第二成盒测试电极包括：所述第一显示单元的外围是所述第一显示单元远离所述左侧扫描驱动电路且靠近所述第二显示单元的区域，所述第三显示单元的外围是所述第三显示单元远离所述右侧扫描驱动电路且靠近所述第二显示单元的区域。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20170531 |