CN106706952B - 一种多通道高速测时系统及测时数据处理方法 - Google Patents
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Abstract
本发明公开了信息检测技术领域的一种多通道高速测时系统及测时数据处理方法，包括FPGA处理系统，所述FPGA处理系统分别电性输入连接激励信号检测子系统、时钟单元和隔离通断触发单元，所述FPGA处理系统电性输出连接存储器模组，所述存储器模组电性输入连接掉电保护电路，所述FPGA处理系统电性双向连接网络通信子系统，该种多通道高速测时系统及测时数据处理方法，设计合理，可以对有效信号的拾取，从传统的对电压信号取样改为对环路电流信号进行取样，极大的提高了信号的信噪比、完整性和抗干扰能力，多通道之间采用隔离处理，降低信号干扰，而且改变传统激励和信号传输方式，形成一体式设计。
Description
技术领域
本发明涉及信息检测技术领域，具体为一种多通道高速测时系统及测时数据处理方法。
背景技术
大型战斗部和巨型火炮试验中，掩体距离测量靶位大都在200-400m位置。在爆轰测试中，常使用放置系列电探针的方法来测量其电离等离子体的导通时间，从而获得爆轰速度。通断靶或电探针均是无源装置，需要额外的激励源对其进行激励，以产生电信号。在外场试验中，多点测量、激励源需要埋设大量长测试线缆，布线耗时费力、测量的精度也很难保证，常常是能否测到实验数据及影响实验质量的关键因素，此外，试验信号中含有大量干扰信号，造成了对实验结果分析的很大困扰。必须采取多种方法，如硬件设计中的抗干扰措施、滤波，软件后处理中的模式识别等，但处理结果差强人意，如何发明一种可以提高测量精度，而且集成激励源和测量一体化、降低信号干扰的多通道高速测时系统及测时数据处理方法，是目前本技术领域人员亟待解决的问题。
发明内容
本发明的目的在于提供一种多通道高速测时系统及测时数据处理方法，以解决上述背景技术中提出的在外场试验中，多点测量、激励源需要埋设大量长测试线缆，布线耗时费力、测量的精度也很难保证，而且抗干扰能利差，不能集激励和测量一体化的问题。
为实现上述目的，本发明提供如下技术方案：一种多通道高速测时系统，包括FPGA处理系统，所述FPGA处理系统分别电性输入连接激励信号检测子系统、时钟单元和隔离通断触发单元，所述FPGA处理系统电性输出连接存储器模组，所述存储器模组电性输入连接掉电保护电路，所述FPGA处理系统电性双向连接网络通信子系统。
优选的，所述时钟单元由温补有源晶体振荡器构成。
优选的，所述激励信号检测子系统包括激励信号检测处理器，所述激励信号检测处理器电性输出连接数字信息存储单元，所述激励信号检测处理器电性输入连接高速A/D转换单元，所述高速A/D转换单元电性输入连接高速光电耦合器，所述高速光电耦合器电性输入连接隔离升压电路，所述隔离升压电路电性输入连接激励电源。
优选的，所述网络通信子系统包括网络通信处理器，所述网络通信处理器电性输入连接通信指令接收单元，所述网络通信处理器电性双向连接MUC网络通信单元，所述MUC网络通信单元电性双向连接TCP/IP单元，所述TCP/IP单元电性双向连接I/O端口。
一种多通道高速测时数据处理方法，包括如下步骤：触发信号接通、激励信号检测、数据换算、数据存储和数据上传，该多通道高速测时数据处理方法，具体步骤如下：
S1：触发信号接通：软件控制隔离通断触发单元接通信号触发，并将信号发送给FPGA处理系统；
S2：激励信号检测：激励信号检测子系统检测靶网的通过电流，并将电流数字信息存储；
S3：数据换算：FPGA处理系统获取激励信号检测子系统检测存储的电流数字信息，对数字信息分析、转换和压缩，将电流数字信息转换成时间数字信息；
S4：数据存储：FPGA处理系统将时间数字信息发送给存储器模组，存储器模组将时间数字信息存储；
S5：数据上传：FPGA处理系统通过网络通信子系统将时间数字信息发送到云服务端。
优选的，所述步骤S2中，隔离升压电路将激励电源进行隔离升压、稳压和滤波，通过高速光电耦合器形成对靶网的激励源，高速光电耦合器对靶网通过电流进行检测，同时通过光电效应实现隔离，并将隔离后的电流模拟信号输送给高速A/D转换单元，高速A/D转换单元将电流模拟信号转换成电流数字信号，并将电流数字信号输送给数字信息存储单元，数字信息存储单元将电流数字信息进行存储。
与现有技术相比，本发明的有益效果是：该种多通道高速测时系统及测时数据处理方法，设计合理，可以对有效信号的拾取，从传统的对电压信号取样改为对环路电流信号进行取样，极大的提高了信号的信噪比、完整性和抗干扰能力，多通道之间采用隔离处理，降低信号干扰，而且改变传统激励和信号传输方式，形成一体式设计。
附图说明
图1为本发明系统原理框图；
图2为本发明激励信号检测子系统框图；
图3为本发明网络通信子系统框图。
图中：1FPGA处理系统、2激励信号检测子系统、21激励信号检测处理器、22数字信息存储单元、23高速A/D转换单元、24高速光电耦合器、25隔离升压电路、26激励电源、3时钟单元、4隔离通断触发单元、5存储器模组、6网络通信子系统、61网络通信处理器、62通信指令接收单元、63MUC网络通信单元、64TCP/IP单元、65I/O端口、7掉电保护电路。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1-3，本发明提供一种技术方案：一种多通道高速测时系统，包括FPGA处理系统1，FPGA处理系统1分别电性输入连接激励信号检测子系统2、时钟单元3和隔离通断触发单元4，FPGA处理系统1电性输出连接存储器模组5，存储器模组5电性输入连接掉电保护电路7，FPGA处理系统1电性双向连接网络通信子系统6。
其中，时钟单元3由温补有源晶体振荡器构成，激励信号检测子系统2包括激励信号检测处理器21，激励信号检测处理器21电性输出连接数字信息存储单元22，激励信号检测处理器21电性输入连接高速A/D转换单元23，高速A/D转换单元23电性输入连接高速光电耦合器24，高速光电耦合器24电性输入连接隔离升压电路25，隔离升压电路25电性输入连接激励电源26，网络通信子系统6包括网络通信处理器61，网络通信处理器61电性输入连接通信指令接收单元62，网络通信处理器61电性双向连接MUC网络通信单元63，MUC网络通信单元63电性双向连接TCP/IP单元64，TCP/IP单元64电性双向连接I/O端口65。
FPGA处理系统1负责接收激励信号检测子系统2检测的数字信号，并对信号进行分析、压缩和计算处理，并且负责发送指令；
激励信号检测子系统2包括激励信号检测处理器21、数字信息存储单元22、高速A/D转换单元23、高速光电耦合器24、隔离升压电路25和激励电源26，隔离升压电路25将激励电源26进行隔离升压、稳压和滤波，通过高速光电耦合器24形成对靶网的激励源，高速光电耦合器24对靶网通过电流进行检测，同时通过光电效应实现隔离，并将隔离后的电流模拟信号输送给高速A/D转换单元23，高速A/D转换单元23将电流模拟信号转换成电流数字信号，并将电流数字信号输送给数字信息存储单元22，数字信息存储单元22将电流数字信息进行存储，数字信息存储单元22与FPGA处理系统1连接；
时钟单元3提供稳定度小于等于十的负七次方的时钟，时钟单元3与FPGA处理系统1连接；
隔离通断触发单元4用来接通触发信号和用来断开触发信号，隔离通断触发单元4与FPGA处理系统1连接，由于测时系统测量的对象是瞬态过程，需要触发信号来开启测时电路，以最大限度地获取有效信号，在本仪器中设计了隔离的两路触发信号，既可以用接通信号触发，也可用断开信号触发，并用软件来设置选择；
存储器模组5提供高存储用于存储时速数据信息，存储器模组5与FPGA处理系统1连接；
网络通信子系统6包括网络通信处理器61、通信指令接收单元62、MUC网络通信单元63、TCP/IP单元64和I/O端口65，通信指令接收单元62接收FPGA处理系统1发出的网络连通指令，并将网络连通指令发送给网络通信处理器61，网络通信处理器61控制MUC网络通信单元63连通，MUC网络通信单元63降低信号干扰，并通过TCP/IP单元64和I/O端口65与外界网络线路连接；
掉电保护电路7为存储器模组5提供备用电源电路，当主供电电源断电，掉电保护电路7连通，保证在一段时间内存储器模组5内的信息不会丢失，掉电保护电路7与存储器模组5连接。
本发明还提供一种多通道高速测时数据处理方法，包括如下步骤：触发信号接通、激励信号检测、数据换算、数据存储和数据上传，该多通道高速测时数据处理方法，具体步骤如下：
S1：触发信号接通：软件控制隔离通断触发单元4接通信号触发，并将信号发送给FPGA处理系统1；
S2：激励信号检测：激励信号检测子系统2检测靶网的通过电流，并将电流数字信息存储，隔离升压电路25将激励电源26进行隔离升压、稳压和滤波，通过高速光电耦合器24形成对靶网的激励源，高速光电耦合器24对靶网通过电流进行检测，同时通过光电效应实现隔离，并将隔离后的电流模拟信号输送给高速A/D转换单元23，高速A/D转换单元23将电流模拟信号转换成电流数字信号，并将电流数字信号输送给数字信息存储单元22，数字信息存储单元22将电流数字信息进行存储；
S3：数据换算：FPGA处理系统1获取激励信号检测子系统2检测存储的电流数字信息，对数字信息分析、转换和压缩，将电流数字信息转换成时间数字信息；
S4：数据存储：FPGA处理系统1将时间数字信息发送给存储器模组5，存储器模组5将时间数字信息存储；
S5：数据上传：FPGA处理系统1通过网络通信子系统6将时间数字信息发送到云服务端，FPGA处理系统1具体通过网络通信处理器61、通信指令接收单元62、MUC网络通信单元63、TCP/IP单元64和I/O端口65接通网络，并将信息发送给云端。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
Claims (4)
1.一种多通道高速测时系统，包括FPGA处理系统(1)，其特征在于：
所述FPGA处理系统(1)分别电性输入连接激励信号检测子系统(2)、时钟单元(3)和隔离通断触发单元(4)，所述FPGA处理系统(1)电性输出连接存储器模组(5)，所述存储器模组(5)电性输入连接掉电保护电路(7)，所述FPGA处理系统(1)电性双向连接网络通信子系统(6)；
所述激励信号检测子系统(2)包括激励信号检测处理器(21)，所述激励信号检测处理器(21)电性输出连接数字信息存储单元(22)，所述激励信号检测处理器(21)电性输入连接高速A/D转换单元(23)，所述高速A/D转换单元(23)电性输入连接高速光电耦合器(24)，所述高速光电耦合器(24)电性输入连接隔离升压电路(25)，所述隔离升压电路(25)电性输入连接激励电源(26)；
所述隔离升压电路(25)将激励电源(26)进行隔离升压、稳压和滤波，通过所述高速光电耦合器(24)形成对靶网的激励源，所述高速光电耦合器(24)对靶网通过电流进行检测，同时通过光电效应实现隔离，并将隔离后的电流模拟信号输送给高速A/D转换单元(23)；
所述FPGA处理系统负责接收激励信号检测子系统(2)检测的数字信号，并对信号进行分析、压缩和计算处理。
2.根据权利要求1所述的一种多通道高速测时系统，其特征在于：
所述时钟单元(3)由温补有源晶体振荡器构成。
3.根据权利要求1所述的一种多通道高速测时系统，其特征在于：
所述网络通信子系统(6)包括网络通信处理器(61)，所述网络通信处理器(61)电性输入连接通信指令接收单元(62)，所述网络通信处理器(61)电性双向连接MUC网络通信单元(63)，所述MUC网络通信单元(63)电性双向连接TCP/IP单元(64)，所述TCP/IP单元(64)电性双向连接I/O端口(65)。
4.一种多通道高速测时数据处理方法，包括如下步骤：触发信号接通、激励信号检测、数据换算、数据存储和数据上传，其特征在于：
该多通道高速测时数据处理方法，具体步骤如下：
S1：触发信号接通：软件控制隔离通断触发单元(4)接通信号触发，并将信号发送给FPGA处理系统(1)；
S2：激励信号检测：激励信号检测子系统(2)检测靶网的通过电流，并将电流数字信息存储；
S3：数据换算：FPGA处理系统(1)获取激励信号检测子系统(2)检测存储的电流数字信息，对数字信息分析、转换和压缩，将电流数字信息转换成时间数字信息；
S4：数据存储：FPGA处理系统(1)将时间数字信息发送给存储器模组(5)，存储器模组(5)将时间数字信息存储；
S5：数据上传：FPGA处理系统(1)通过网络通信子系统(6)将时间数字信息发送到云服务端；
所述步骤S2中，隔离升压电路(25)将激励电源(26)进行隔离升压、稳压和滤波，通过高速光电耦合器(24)形成对靶网的激励源，高速光电耦合器(24)对靶网通过电流进行检测，同时通过光电效应实现隔离，并将隔离后的电流模拟信号输送给高速A/D转换单元(23)，高速A/D转换单元(23)将电流模拟信号转换成电流数字信号，并将电流数字信号输送给数字信息存储单元(22)，数字信息存储单元(22)将电流数字信息进行存储。
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