CN106601839B - 一种啁啾数字递变结构的低缺陷异变缓冲层 - Google Patents
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Abstract
本发明涉及一种啁啾数字递变结构的低缺陷异变缓冲层，所述缓冲层包含N个层厚相同的周期性过渡层，每个周期内均包含A、B两层材料，且A、B材料的厚度比从N:1依次递变到1:N。本发明利用啁啾数字递变的周期性界面对位错缺陷传递的阻挡效应，实现异变缓冲层表面附近缺陷密度的显著降低，材料结晶质量显著提高，且具有可同时实现晶格和能带双过渡的功能；有望广泛应用于提升Si、GaAs、InP、GaSb等衬底上的异质失配结构激光器、探测器的器件性能。
Description
技术领域
本发明属于半导体材料领域，特别涉及一种啁啾数字递变结构的低缺陷异变缓冲层。
背景技术
半导体异质外延生长技术发展于50年代末60年代初，是一种伴随着半导体真空外延设备的发展而发展起来的一种获取高质量半导体单晶的材料制备技术。它是指在半导体单晶衬底上按照衬底晶向生长出与衬底材料不同的半导体单晶薄膜的工艺过程。异质外延生长的单晶层的材料、导电类型、电阻率等均可以与衬底不同，还可以生长出不同厚度和不同要求的多层异质单晶材料，从而大大提高了器件设计的灵活性和器件的性能。根据工艺的不同可以分为气相外延(VPE)、液相外延(LPE)和固相外延(SPE)。目前常用的外延生长设备包括分子束外延系统(MBE)、金属有机物化学气相沉积(MOCVD)、化学束外延(CBE)等。
异质外延生长通常要求外延层薄膜与衬底材料之间晶格参数相匹配，即晶格常数和晶格结构相同，以避免因晶格失配而引起的外延层中缺陷增多和应力增大的问题。此外还要求外延薄膜与衬底之间具有相近的热膨胀系数，以避免外延层由生长温度冷却至室温的过程中产生残余热应力和位错。在实际外延生长中，受限于高质量衬底材料的品种，如Si、InP、GaAs、GaSb、ZnSe等，只有与这些衬底晶格匹配的材料才能通过外延生长获得。这大大限制了异质外延的应用范围，进而也限制了半导体器件结构的设计和制造。通过使用组分递变的缓冲层(又称异变缓冲层)，则可以在某一衬底上制备出与之晶格常数不同的虚拟衬底，且虚拟衬底的晶格常数可以通过控制缓冲层的元素组分来自由调控，在虚拟衬底之上可以继续外延生长器件功能层材料。如在InP衬底上，通过生长异变InxAl1-xAs或者InAsxP1-x缓冲层，可以实现晶格常数大于InP的虚拟衬底，进而制备出晶格失配的高In组分InxGa1-xAs激光器和光电探测器等。这种异变缓冲层技术极大地提高了异质外延材料制备的自由度，解除了衬底晶格匹配这一根本限制。
然而，在异变缓冲层的生长过程中，因晶格常数变化所产生的应变将逐渐积累，并不可避免地以产生失配位错缺陷的形式逐渐弛豫。在一定厚度的异变缓冲层生长完毕后，所获得的虚拟衬底表面仍然有残余应变和缺陷，从而降低了虚拟衬底本身及后续的器件层材料的晶体质量，对器件性能产生不利影响。
为了改善缓冲层质量，提升器件性能，研究人员相继提出了一系列改进的异变缓冲层结构，如线性递变(Kidd等人，Journal of Crystal Growth 169(1996)649-659)、非线性递变(Kujofsa等人，J.Vac.Sci.Technol.B 33(2015)052206)、梯度阶跃递变(Du等人，Journal of Crystal Growth 440(2016)1-5)、插入超晶格(Gu等人，Japanese Journal ofApplied Physics 51(2012)080205)等，并分别在一定程度上实现了对缺陷和残余应变的抑制。这些已公开的异变缓冲层生长方法均是基于材料组分递变而现的。在组分递变的过程中，应变弛豫所产生的60°、90°失配位错缺陷、滑移位错缺陷等都将不可避免地沿着生长方向传递，并最终导致缓冲层表面仍然存在较高的缺陷密度。尽管插入超晶格的方式预期会起到部分阻挡缺陷传递的效果，但从所报道的实际器件结果来看效果并不明显。在缓冲层的生长过程中，主动引入更多的异质界面会起到阻挡缺陷传递和促进应变弛豫的作用。而这种界面的引入必须与缓冲层本身的设计巧妙配合起来，才能真正起到效果。此外，在某些特定的器件结构中，需要过渡的两层材料之间，不仅晶格常数不同，材料元素种类也不同，材料之间存在能带带阶，这种情况下，异变缓冲层既需要实现对晶格的过渡，又需要同时实现对能带的平滑过渡。
发明内容
本发明所要解决的技术问题是提供一种啁啾数字递变结构的低缺陷异变缓冲层，该缓冲层利用啁啾数字递变的周期性界面对位错缺陷传递的阻挡效应，实现异变缓冲层表面附近缺陷密度的显著降低，材料结晶质量显著提高，且具有可同时实现晶格和能带双过渡的功能；有望广泛应用于提升Si、GaAs、InP、GaSb等衬底上的异质失配结构激光器、探测器的器件性能。
本发明的一种啁啾数字递变结构的低缺陷异变缓冲层，所述缓冲层包含N个层厚相同的周期性过渡层，每个周期内均包含A、B两层材料，且A、B材料的厚度比从N:1依次递变到1:N；其中，N≥2，A材料的晶格常数为a，B材料的晶格常数为b，a可大于b，亦可小于b。
所述A、B材料具有相同的空间晶格点阵结构。
所述空间晶格点阵结构为面心立方结构、体心立方结构或六方密堆积结构。
所述A、B材料具有相同或者不同的元素种类数目，如A为三元B为三元、A为两元B为三元、A为三元B为两元、A为一元B为两元等。
所述A、B材料的厚度比的变化方式具体为：N:1，(N-1):2，(N-2):3，(N-3):4，……，4:(N-3)，3:(N-2)，2:(N-1)，1:N。N越大，缓冲层生长完毕后的材料B结晶质量越高。
所述缓冲层的总厚度为T nm，T>0。T越大，缓冲层生长完毕后的材料B结晶质量越高，缺陷密度越低。缓冲层内每一个周期的厚度为T/N。
本发明公开的啁啾数字递变结构异变缓冲层外延生长方法，是利用周期性啁啾数字递变结构，通过改变每个周期内两种材料的厚度比例，实现材料的晶格和能带的过渡功能。同时，利用周期性界面对位错缺陷传递的阻挡效应，显著降低异变缓冲层表面附近的失配缺陷密度，提升晶体质量。具体包括：
(1)啁啾数字递变结构的设计思路
针对晶格失配异质材料的外延生长，传统的技术途径有两种，分别是插入异变缓冲层作为生长过渡和不采用任何缓冲直接生长另一种材料(赝晶生长)。两种技术途径各有优缺点。以在晶格常数为的InP衬底表面生长晶格常数为的In0.83Ga0.17As为例进行说明。传统线性递变异变缓冲层的生长方式，是在InP表面首先生长一定厚度的晶格匹配的In0.53Ga0.47As材料，然后在In0.53Ga0.47As的表面以In组分线性增加的方式生长一定厚度的InxGa1-xAs缓冲层，其中x从0.53线性递增到0.83，之后再继续生长In组分为0.83的固定组分In0.83Ga0.17As薄膜材料。而赝晶生长的方式，则是在InP表面直接生长In组分为0.83的固定组分In0.83Ga0.17As薄膜材料。对于相同的晶格失配度，两种生长方式下都会产生应变弛豫和失配位错。异变缓冲情况下，由于In组分逐渐递增，应变弛豫的速度比赝晶生长慢。赝晶生长的情况下，初始生长阶段晶格失配度大，应变快速弛豫进而产生大量的失配位错缺陷。两种情况下缺陷都会向后传递，同样厚度的异变缓冲层和赝晶层生长完毕后的表面残余应变和缺陷密度高低，则是与具体的异变缓冲层结构及生长优化有关。多数情况下，采用异变缓冲层实现的高In组分材料结晶质量会优于同样厚度的赝晶生长层质量。尽管可以通过采用梯度递变、阶跃递变等策略进一步抑制缺陷，但是传递到异变缓冲层表面附近的缺陷密度仍然远高于晶格匹配材料，对后续的器件性能仍会产生较大不利影响。
由于位错缺陷主要是线缺陷和滑移面缺陷两类，一个有效的抑制失配位错缺陷传递的方法是在异变缓冲层中引入更多的异质界面，进而对缺陷的继续传递起到阻挡作用，最终降低异变缓冲层表面附近的缺陷密度。而不管是线性递变、梯度递变还是阶跃递变，都无法在生长过程中引入异质界面。通过简单的生长停顿的方式，则只能引入同质界面，对缺陷阻挡没有效果，且同时会引入更多的点缺陷，进一步降低材料质量，起到反面效果。
数字递变合金超晶格技术(Digitial-graded Alloy Superlattice)是一种采用类似于啁啾光栅的周期性超晶格结构，在极薄的厚度内完成两种晶格匹配半导体材料的组分和能带的平滑过渡。超晶格周期的厚度在纳米量级，每个周期内包均含两种待过渡的材料，且两种材料的厚度比从N:1过渡到1:N。在高的生长温度下，数字合金超晶格内原子发生互混而形成整体上近似合金的过渡层结构。本发明的思路是受数字递变合金超晶格概念的启发，在晶格常数分别为a、b的材料A、B之间，引入N个层厚相同的啁啾数字递变的周期性过渡层，每个周期内均包含A、B两种材料，且两种材料的厚度比从N:1依次递变到1:N，如图1所示。图1中以N＝9为例，共包含9个周期。由于用于晶格失配的异变缓冲层的总厚度通常在数百纳米至数微米量级，因此该啁啾数字递变过渡层无法在生长温度下互混而形成合金，其每个周期均包含2个异质材料的界面，共含有2N+1个异质材料界面。可以形成对位错缺陷传递的显著阻挡，有效降低最终的缓冲层表面附近的残余应变和缺陷密度。且这种啁啾数字递变过渡层除实现晶格的过渡外，还具有一定的能带平滑效果，即可以实现晶格能带的双过渡功能。
从以上思路可以看到，本发明所公开的这种啁啾数字递变异变缓冲层结构，与传统的线性递变、梯度递变、阶跃递变等异变缓冲层结构有根本不同：本发明的所谓“递变”并非材料组分的递变，而是周期结构内两种材料层厚比值的递变，是一种数字的递变。具有高度的可控性。可以通过简单的提高N的值而大大提升最终的缓冲层质量。因此，本发明的这种啁啾数字递变缓冲层结构，亦可以被认为是一种集成了异变、赝晶以及数字合金技术优势于一体的新型失配异变缓冲层生长技术。本发明的缓冲层生长技术有望被广泛应用于提升Si、GaAs、GaSb、InP等衬底上的异质失配结构激光器、探测器的器件性能。
(2)啁啾数字递变缓冲层的生长
基于以上设计思路，仍以在晶格常数为的InP衬底表面生长晶格常数为的In0.83Ga0.17As为例，具体给出一种采用啁啾数字递变方法生长的异变缓冲层结构，如附图2所示。
在半绝缘(或N型、P型)InP衬底上，首先外延生长200nm厚的晶格匹配In0.53Ga0.47As缓冲层，然后开始外延生长啁啾数字递变异变缓冲层。总厚度540nm，共包含9个周期，每个周期总厚度60nm。由起始到最终每个周期内包含的In0.53Ga0.47As和In0.83Ga0.17As的层厚比例从9:1递变到1:9。每一层的具体厚度分别如图2所标示。第一个周期内，In0.53Ga0.47As和In0.83Ga0.17As的层厚分别为54和6nm，最后一个周期内，In0.53Ga0.47As和In0.83Ga0.17As的层厚分别为6和54nm。整个啁啾数字递变异变缓冲层的生长始于In0.53Ga0.47As止于In0.83Ga0.17As。啁啾数字递变异变缓冲层生长完毕后，继续生长200nm的固定组分In0.83Ga0.17As层，即完成了整个啁啾数字递变异变缓冲层的生长。整体作为晶格常数为的虚拟衬底，根据器件结构设计的需要，可以继续生长出高质量的后续器件层材料。
有益效果
(1)本发明利用啁啾数字递变引入的周期性异质界面对位错缺陷传递的阻挡效应，显著降低异变缓冲层表面附近的残余应变和缺陷密度，提升失配体系材料的结晶质量。
(2)本发明不受A、B两种待过渡材料的元数限制，几乎可以广泛适用于任何两种具有相同晶格点阵的半导体材料之间的过渡，具有广泛的材料适用性。
(3)本发明数字递变过渡层的材料质量可以方便地通过提高周期数N的值来进一步提升。即通过增加数字递变的周期数而减少每一个周期内的材料厚度，同时增加异质界面的个数，抑制缺陷传递和促进应变弛豫。
(4)本发明可以同时实现晶格和能带的双过渡功能。
(5)本发明生长工艺简单，可控性和重复性高，有利于制备出大面积均匀材料，具有工程化和规模化器件阵列的制造潜力。
(6)本发明有望广泛应用于提升Si、GaAs、GaSb、InP等衬底上的异质失配结构激光器、探测器的器件性能；提升器件的激射波长和探测波长，降低激光器的阈值电流密度和探测器的暗电流密度，提高失配材料体系的器件应用水平。
附图说明
图1为在晶格常数分别为a、b的材料A、B之间，引入9个总层厚相同的啁啾数字递变过渡层的异变缓冲层结构示意图；
图2为在InP衬底表面生长晶格失配In0.83Ga0.17As的啁啾数字递变异变缓冲层的生长结构示意图；
图3为在InP衬底上采用啁啾数字递变异变缓冲层的波长延伸型In0.83Ga0.17As探测器的器件结构示意图。
具体实施方式
下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
实施例1
本实施例目的是在InP衬底上外延生长晶格失配的In0.83Ga0.17As作为光吸收层，实现室温光响应截止波长为2.6μm的探测器材料的制备。由于In0.83Ga0.17As与InP衬底之间存在晶格失配，因此采用啁啾数字递变异变缓冲层生长技术，制备In组分为0.82的In0.82Al0.12As虚拟衬底，并在此虚拟衬底的基础上外延生长PIN型光电二极管器件结构。具体器件结构如图3所示。其结构由下至上依次包含以下材料：
1.半绝缘(S.I.)InP(001)衬底。厚度350μm，电阻率ρ≥1MΩ·cm。
2.N型重掺杂(N+)InP缓冲层。厚度200nm，掺杂浓度4×1018cm-3。
3.N型重掺杂(N+)啁啾数字递变异变缓冲层，掺杂浓度4×1018cm-3。由下至上依次包含：200nm厚的In0.52Al0.48As层，54nm厚的In0.52Al0.48As和6nm厚的In0.82Al0.18As(厚度比9:1)，48nm厚的In0.52Al0.48As和12nm厚的In0.82Al0.18As(厚度比8:2)，42nm厚的In0.52Al0.48As和18nm厚的In0.82Al0.18As(厚度比7:3)，36nm厚的In0.52Al0.48As和24nm厚的In0.82Al0.18As(厚度比6:4)，30nm厚的In0.52Al0.48As和30nm厚的In0.82Al0.18As(厚度比5:5)，24nm厚的In0.52Al0.48As和36nm厚的In0.82Al0.18As(厚度比4:6)，18nm厚的In0.52Al0.48As和30nm厚的In0.82Al0.18As(厚度比3:7)，12nm厚的In0.52Al0.48As和48nm厚的In0.82Al0.18As(厚度比2:8)，6nm厚的In0.52Al0.48As和54nm厚的In0.82Al0.18As(厚度比1:9)，以及200nm厚的In0.82Al0.18As层。
本层异变缓冲层同时用作N型电极接触层。
4.N型中等掺杂In0.83Ga0.17As光吸收层。厚度1500nm，掺杂浓度为3×1016cm-3。
5.P型重掺杂(P+)的In0.82Al0.18As包覆层，厚度450nm，掺杂浓度为5×1018cm-3。
6.P型重掺杂(P+)的In0.83Ga0.17As接触层。厚度150nm，掺杂浓度为5×1018cm-3。
器件材料的制备采用分子束外延技术生长实现，具体生长过程如下：
(1)通过预备生长确定在InP(001)衬底上以1μm/h的生长速率生长InP、In0.52Al0.48As、In0.82Al0.18As及In0.83Ga0.17As的衬底温度、束源炉温度、V/III比等生长条件；确定掺杂浓度为N型4×1018cm-3的InP、In0.52Al0.48As及In0.82Al0.18As的掺杂束源炉温度，确定掺杂浓度为N型3×1016cm-3的In0.83Ga0.17As的掺杂束源炉温度，确定掺杂浓度为P型5×1018cm-3的In0.83Ga0.17As、In0.82Al0.18As的掺杂束源炉温度。
(2)在对1片Epi-Ready InP(001)衬底(半绝缘)进行550℃脱附氧化物处理后，依次生长上述材料1至材料6，其中材料3的结构采用啁啾数字递变结构，每层的厚度、材料种类及掺杂均如上所述。
生长完毕后结束生长，在As2保护气氛下降低衬底温度和源炉温度至200℃以下，取出外延材料。
为验证本发明在降低材料表面缺陷密度方面相对于传统线性递变等方法的优势，生长了一片参考器件结构，其结构与图3所示的器件结构除缓冲层部分以外完全相同。参考样品的缓冲层总厚度与图3所示的啁啾数字递变缓冲层结构相同。缓冲层采用了InxAl1-xAs其中x从0.52线性增加到0.82的线性递变方式生长，总厚度仍为540nm。
在两个器件结构均生长完毕后，通过电化学腐蚀统计材料表面的腐蚀坑密度(etch pit density，EPD)法分别对材料表面的缺陷密度进行了测试。首先分别将材料浸泡在H3PO4:H2O2:H2O＝1:3:6(体积比)的溶液中1.5分钟，腐蚀掉表面总厚度约1.5微米的材料层，即暴露出初始600nm厚的In0.83Ga0.17As光吸收层的表面，然后通过使用10％wt.的NH4OH溶液和0.6V的阳极电压，分别进行电化学腐蚀。1分钟后取出材料，分别在扫描电子显微镜下，对1平方毫米的范围内的材料表面腐蚀坑密度进行统计。测试结果表明，采用传统线性递变的材料表面腐蚀坑面密度为2.2×109cm-2，而采用啁啾数字递变的材料表面腐蚀坑面密度为5.9×107cm-2。显然，同样缓冲层厚度的情况下，本发明的啁啾数字递变缓冲层结构可以降低残余缺陷密度约2个量级。而通过增加啁啾数字递变的周期数目N，可以进一步降低残余缺陷密度，体现本发明的优势。
Claims (5)
1.一种啁啾数字递变结构的低缺陷异变缓冲层，其特征在于：所述缓冲层包含N个层厚相同的周期性过渡层，每个周期内均包含A、B两层材料，且A、B材料的厚度比从N:1依次递变到1:N；其中，N≥2，A材料的晶格常数为a，B材料的晶格常数为b，a与b不同。
2.根据权利要求1所述的一种啁啾数字递变结构的低缺陷异变缓冲层，其特征在于：所述A、B材料具有相同的空间晶格点阵结构。
3.根据权利要求1所述的一种啁啾数字递变结构的低缺陷异变缓冲层，其特征在于：所述A、B材料具有相同或者不同的元素种类数目。
4.根据权利要求1所述的一种啁啾数字递变结构的低缺陷异变缓冲层，其特征在于：所述A、B材料的厚度比的变化方式具体为：N:1，(N-1):2，(N-2):3，(N-3):4，……，4:(N-3)，3:(N-2)，2:(N-1)，1:N。
5.根据权利要求1所述的一种啁啾数字递变结构的低缺陷异变缓冲层，其特征在于：所述缓冲层的总厚度为T nm，T>0。
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