CN113284965A - 外延结构、外延生长方法及光电器件 - Google Patents

外延结构、外延生长方法及光电器件 Download PDF

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Abstract

本发明揭示了一种外延结构、外延生长方法及光电器件，所述外延结构由下向上依次包括InP衬底、第一缓冲层、第二缓冲层及InxGa1‑xAs外延层，其中：所述第一缓冲层为InP缓冲层；所述第二缓冲层包括若干由下向上As组分递增的InAsyP1‑y应力调制缓冲层；所述InxGa1‑xAs外延层为高In组分的InxGa1‑xAs外延层。本发明通过生长As组分递增的InAsyP1‑y应力调制缓冲层，能突破InxGa1‑xAs外延层和InP衬底之间的晶格常数限制，释放晶格失配应力，降低外延层表面粗糙度，获得高质量的高In组分InGaAs外延层，从而提高光电器件的性能。

Description

外延结构、外延生长方法及光电器件
技术领域
本发明属于半导体技术领域，具体涉及一种外延结构、外延生长方法及光电器件。
背景技术
高In组分(x>0.68)InxGa1-xAs和InAs(x＝1.0)材料体系因其高载流子迁移率和窄带隙等特点，在高速和红外光电器件方面具有巨大应用潜力。但目前尚无与之晶格匹配的衬底材料可以使用，因此大多使用InP作为外延生长的衬底材料，而高In组分InxGa1-xAs材料与InP衬底之间存在着较大的晶格失配，直接生长时会产生高密度失配位错，降低外延材料质量，进而影响器件性能。
为解决这个问题，现有技术中常通过采用缓冲层技术来抑制失配产生的位错，提升材料质量。缓冲层生长方式为线性变换式生长，包括：组分线性变换式、组分步进变换式。
线性变换式生长过程中由于没有陡峭清晰的界面，在生长初期产生的位错会一直延伸到外延层中，降低外延层质量；单一组分变换生长对缓冲层组分要求较为严格，若组分有所偏差，则极易导致目标外延层表面粗糙。
在缓冲层材料方面，常规的缓冲层材料多为混合阳离子材料，如InxGa1-xAs或InxAl1-xAs，通过改变III族元素组分来调节晶格常数，而组分则由III族元素的源炉温度来控制，因此涉及源炉升降温过程，所需时间较长；另外其生长速率由III族阳离子也受到两种元素共同影响，较难控制；且有研究表明，混合阳离子材料生长过程中由于吸附原子在表面的迁移竞争会导致合金分解/缺陷，阻止位错滑移从而使材料表面形貌粗糙化并降低缓冲功能，进一步地影响器件性能。
另一方面，InxGa1-xAs对红外光吸收很大，会导致高In组分InxGa1-xAs有源区效率损失；而InxAl1-xAs在器件工艺制备过程中Al元素极易与O形成Al-O键使器件性能发生衰减。
因此，针对上述技术问题，有必要提供一种外延结构、外延生长方法及光电器件。
发明内容
有鉴于此，本发明的目的在于提供一种外延结构、外延生长方法及光电器件，以突破外延层和衬底之间晶格常数的限制，释放晶格失配应力，降低外延层表面粗糙度，获得高质量的高In组分InGaAs外延层。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种外延结构，所述外延结构由下向上依次包括InP衬底、第一缓冲层、第二缓冲层及InxGa1-xAs外延层，其中：
所述第一缓冲层为InP缓冲层；
所述第二缓冲层包括若干由下向上As组分递增的InAsyP1-y应力调制缓冲层；
所述InxGa1-xAs外延层为高In组分的InxGa1-xAs外延层。
一实施例中，所述第二缓冲层包括至少五层由下向上As组分递增的InAsyP1-y应力调制缓冲层，每一所述InAsyP1-y应力调制缓冲层由下向上分别包括第一InAsyP1-y应力调制缓冲层和第二InAsyP1-y应力调制缓冲层。
一实施例中，最下层InAsyP1-y应力调制缓冲层至倒数第二层InAsyP1-y应力调制缓冲层中，第一InAsyP1-y应力调制缓冲层中的As组分比第二InAsyP1-y应力调制缓冲层中的As组分高3％～6％；最上层InAsyP1-y应力调制缓冲层中，第一InAsyP1-y应力调制缓冲层中的As组分比第二InAsyP1-y应力调制缓冲层中的As组分高不超过3％；上层InAsyP1-y应力调制缓冲层中第一InAsyP1-y应力调制缓冲层的As组分比下层InAsyP1-y应力调制缓冲层中第二InAsyP1-y应力调制缓冲层的As组分高不超过12％。
一实施例中，所述InAsyP1-y应力调制缓冲层中第一InAsyP1-y应力调制缓冲层的厚度为30～200nm；最上层InAsyP1-y应力调制缓冲层中第二InAsyP1-y应力调制缓冲层的厚度为500～1000nm，最下层InAsyP1-y应力调制缓冲层至倒数第二层InAsyP1-y应力调制缓冲层中第二InAsyP1-y应力调制缓冲层的厚度为150～200nm。
一实施例中，所述InP衬底的晶向为[001]；和/或，所述InP缓冲层的厚度不低于50nm；和/或，所述InxGa1-xAs外延层中In组分为0.67～1.0。
本发明另一实施例提供的技术方案如下：
一种外延生长方法，所述外延生长方法包括：
S1、提供InP衬底；
S2、在InP衬底上外延生长第一缓冲层，第一缓冲层为InP缓冲层；
S3、在第一缓冲层上外延生长第二缓冲层，第二缓冲层包括若干由下向上As组分递增的InAsyP1-y应力调制缓冲层；
S4、在第二缓冲层上外延生长InxGa1-xAs外延层，InxGa1-xAs外延层为高In组分的InxGa1-xAs外延层。
一实施例中，所述步骤S1还包括：
对InP衬底进行脱氧处理以去除InP衬底表面的氧化层，脱氧处理的温度为480～550℃，气压为P氛围，压力为2E-8Torr以上。
一实施例中，所述第一缓冲层、第二缓冲层及InxGa1-xAs外延层采用全固态分子束外延工艺外延生长而得。
一实施例中，所述第二缓冲层包括至少五层由下向上As组分递增的InAsyP1-y应力调制缓冲层，每一所述InAsyP1-y应力调制缓冲层由下向上分别包括第一InAsyP1-y应力调制缓冲层和第二InAsyP1-y应力调制缓冲层，其中：
最下层InAsyP1-y应力调制缓冲层至倒数第二层InAsyP1-y应力调制缓冲层中，第一InAsyP1-y应力调制缓冲层中的As组分比第二InAsyP1-y应力调制缓冲层中的As组分高3％～6％；最上层InAsyP1-y应力调制缓冲层中，第一InAsyP1-y应力调制缓冲层中的As组分比第二InAsyP1-y应力调制缓冲层中的As组分高不超过3％；上层InAsyP1-y应力调制缓冲层中第一InAsyP1-y应力调制缓冲层的As组分比下层InAsyP1-y应力调制缓冲层中第二InAsyP1-y应力调制缓冲层的As组分高不超过12％；
所述InAsyP1-y应力调制缓冲层中第一InAsyP1-y应力调制缓冲层的厚度为30～200nm；最上层InAsyP1-y应力调制缓冲层中第二InAsyP1-y应力调制缓冲层的厚度为500～1000nm，最下层InAsyP1-y应力调制缓冲层至倒数第二层InAsyP1-y应力调制缓冲层中第二InAsyP1-y应力调制缓冲层的厚度为150～200nm。
本发明再一实施例提供的技术方案如下：
一种光电器件，所述光电器件包括上述的外延结构。
本发明具有以下有益效果：
本发明通过生长As组分递增的InAsyP1-y应力调制缓冲层，能突破InxGa1-xAs外延层和InP衬底之间的晶格常数限制，释放晶格失配应力，降低外延层表面粗糙度，获得高质量的高In组分InGaAs外延层，从而提高光电器件的性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明中外延结构的结构示意图；
图2为本发明中第二缓冲层的结构示意图；
图3为本发明中外延生长方法的流程示意图；
图4为本发明一具体实施例中第二缓冲层的结构示意图；
图5a、5b分别为组分步进式结构和应力调制式外延结构中In0.78Ga0.22As外延层的表面原子力显微镜图；
图6a、6b分别为组分步进式结构和应力调制式外延结构中In0.78Ga0.22As外延层XRD的倒空间mapping图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
参图1所示，本发明公开了一种外延结构，该外延结构由下向上依次包括InP衬底10、第一缓冲层20、第二缓冲层30及InxGa1-xAs外延层40，其中：
InP衬底10的晶向为[001]；
第一缓冲层20为InP缓冲层，InP缓冲层的厚度不低于50nm；
第二缓冲层30包括若干由下向上As组分递增的InAsyP1-y应力调制缓冲层；
InxGa1-xAs外延层40为高In组分的InxGa1-xAs外延层，In组分为0.67～1.0。
结合图2所示，本发明中的第二缓冲层30包括至少五层由下向上As组分递增的InAsyP1-y应力调制缓冲层31、32…3n，n≥5，每一InAsyP1-y应力调制缓冲层由下向上分别包括第一InAsyP1-y应力调制缓冲层和第二InAsyP1-y应力调制缓冲层，即InAsyP1-y应力调制缓冲层31包括第一InAsyP1-y应力调制缓冲层311和第二InAsyP1-y应力调制缓冲层312，InAsyP1-y应力调制缓冲层32包括第一InAsyP1-y应力调制缓冲层321和第二InAsyP1-y应力调制缓冲层322，…，InAsyP1-y应力调制缓冲层3n包括第一InAsyP1-y应力调制缓冲层3n1和第二InAsyP1-y应力调制缓冲层3n2。
优选地，最下层InAsyP1-y应力调制缓冲层至倒数第二层InAsyP1-y应力调制缓冲层中，第一InAsyP1-y应力调制缓冲层中的As组分比第二InAsyP1-y应力调制缓冲层中的As组分高3％～6％；最上层InAsyP1-y应力调制缓冲层3n中，第一InAsyP1-y应力调制缓冲层3n1中的As组分比第二InAsyP1-y应力调制缓冲层3n2中的As组分高不超过3％；上层InAsyP1-y应力调制缓冲层中第一InAsyP1-y应力调制缓冲层的As组分比下层InAsyP1-y应力调制缓冲层中第二InAsyP1-y应力调制缓冲层的As组分高不超过12％。
进一步地，InAsyP1-y应力调制缓冲层中第一InAsyP1-y应力调制缓冲层的厚度为30～200nm，优选为30～150nm；最上层InAsyP1-y应力调制缓冲层中第二InAsyP1-y应力调制缓冲层的厚度为500～1000nm，最下层InAsyP1-y应力调制缓冲层至倒数第二层InAsyP1-y应力调制缓冲层中第二InAsyP1-y应力调制缓冲层的厚度为150～200nm。
参图3所示，本发明还公开了一种外延生长方法，包括以下步骤：
S1、提供InP衬底；
S2、在InP衬底上外延生长第一缓冲层，第一缓冲层为InP缓冲层；
S3、在第一缓冲层上外延生长第二缓冲层，第二缓冲层包括若干由下向上As组分递增的InAsyP1-y应力调制缓冲层；
S4、在第二缓冲层上外延生长InxGa1-xAs外延层，InxGa1-xAs外延层为高In组分的InxGa1-xAs外延层。
进一步地，步骤S1还包括：
对InP衬底进行脱氧处理以去除InP衬底表面的氧化层，脱氧处理的温度为480～550℃，气压为P氛围，压力为2E-8Torr以上。
优选地，第一缓冲层、第二缓冲层及InxGa1-xAs外延层采用全固态分子束外延工艺外延生长而得。
本发明中前一缓冲层中的上层应力调制缓冲层与下一层中的下层应力调制缓冲层As组分相差较大，可以增加二者之间的应力，可以将失配位错有效地被限制在界面处而不至于穿透至下一缓冲层。此时上层应力调制缓冲层所受到应力为张应力，可以使晶格具有向外扩张的趋势而产生较为平坦的表面形貌；但下层应力调制缓冲层厚度过厚，则会使其产生新的失配位错，因此，本发明中下层应力调制缓冲层的厚度优选为30～150nm。
另外，本发明中第一缓冲层、第二缓冲层及InxGa1-xAs外延层采用全固态分子束外延工艺外延生长而得。
以下结合具体实施例对本发明作进一步说明。
本发明一具体实施例中的外延结构，由下向上依次包括InP衬底10、第一缓冲层20、第二缓冲层30及InxGa1-xAs外延层40，其中：
InP衬底10的晶向为[001]；
第一缓冲层20为InP缓冲层，InP缓冲层的厚度为200nm；
第二缓冲层30包括五层由下向上As组分递增的InAsyP1-y应力调制缓冲层；
InxGa1-xAs外延层40为In0.78Ga0.22As外延层，In组分为0.78。
结合图4所示，本实施例中的第二缓冲层30包括8层由下向上As组分递增的InAsyP1-y应力调制缓冲层31、32…38，其中：
InAsyP1-y应力调制缓冲层31包括第一InAsyP1-y应力调制缓冲层311和第二InAsyP1-y应力调制缓冲层312，第一InAsyP1-y应力调制缓冲层311的As组分y为12％，厚度为30nm，第二InAsyP1-y应力调制缓冲层312的As组分y为6％，厚度为150nm；
InAsyP1-y应力调制缓冲层32包括第一InAsyP1-y应力调制缓冲层321和第二InAsyP1-y应力调制缓冲层322，第一InAsyP1-y应力调制缓冲层321的As组分y为18％，厚度为30nm，第二InAsyP1-y应力调制缓冲层322的As组分y为15％，厚度为150nm；
InAsyP1-y应力调制缓冲层33包括第一InAsyP1-y应力调制缓冲层331和第二InAsyP1-y应力调制缓冲层332，第一InAsyP1-y应力调制缓冲层331的As组分y为24％，厚度为30nm，第二InAsyP1-y应力调制缓冲层332的As组分y为21％，厚度为150nm；
InAsyP1-y应力调制缓冲层34包括第一InAsyP1-y应力调制缓冲层341和第二InAsyP1-y应力调制缓冲层342，第一InAsyP1-y应力调制缓冲层341的As组分y为30％，厚度为30nm，第二InAsyP1-y应力调制缓冲层342的As组分y为27％，厚度为150nm；
InAsyP1-y应力调制缓冲层35包括第一InAsyP1-y应力调制缓冲层351和第二InAsyP1-y应力调制缓冲层352，第一InAsyP1-y应力调制缓冲层351的As组分y为36％，厚度为30nm，第二InAsyP1-y应力调制缓冲层352的As组分y为33％，厚度为150nm；
InAsyP1-y应力调制缓冲层36包括第一InAsyP1-y应力调制缓冲层361和第二InAsyP1-y应力调制缓冲层362，第一InAsyP1-y应力调制缓冲层361的As组分y为42％，厚度为30nm，第二InAsyP1-y应力调制缓冲层362的As组分y为39％，厚度为150nm；
InAsyP1-y应力调制缓冲层37包括第一InAsyP1-y应力调制缓冲层371和第二InAsyP1-y应力调制缓冲层372，第一InAsyP1-y应力调制缓冲层371的As组分y为48％，厚度为30nm，第二InAsyP1-y应力调制缓冲层372的As组分y为45％，厚度为150nm；
InAsyP1-y应力调制缓冲层38包括第一InAsyP1-y应力调制缓冲层381和第二InAsyP1-y应力调制缓冲层382，第一InAsyP1-y应力调制缓冲层381的As组分y为53％，厚度为30nm，第二InAsyP1-y应力调制缓冲层382的As组分y为51％，厚度为500nm，其中，第二InAsyP1-y应力调制缓冲层382中As组分根据In0.78Ga0.22As外延层的晶格常数来确定，本实施例中为51％。
InAsyP1-y应力调制缓冲层对应的厚度及As组分关系如下表：
Figure BDA0003067230870000081
Figure BDA0003067230870000091
本实施例中外延结构的外延生长方法可在InP衬底上生长In组分为0.78的In0.78Ga0.22As外延层，其具体步骤如下：
1、首先将晶向为[001]的InP衬底放入生长腔内，温度升至495℃，通入P源使衬底处于P氛围(压力为2E-8Torr以上)保护下进行脱氧处理5分钟，以去除衬底表面的氧化物。优选地，在放入生长腔之前，在预处理室内升温至350℃处理1小时。
2、在晶向为[001]的InP衬底上生长InP缓冲层。具体为：
利用全固态分子束外延工艺，InP生长速率为0.5μm/h，生长温度为490℃，V/III为100，腔体压力约5E-6Torr，生长一层厚度为200nm的InP缓冲层。
3、在InP缓冲层上生长As组分递增的InAsyP1-y应力调制缓冲层。具体为：
采用分子束外延工艺，将生长温度控制在475℃，生长速率为1.5μm/h，V/III比为70，P源束流保持不变，改变As源束流。
首先生长As组分为12％的第一InAsyP1-y应力调制缓冲层，厚度为30nm，再生长As组分为6％的第二InAsyP1-y应力调制缓冲层，厚度为150nm；
接着生长As组分为18％的第一InAsyP1-y应力调制缓冲层，厚度为30nm，再生长As组分为15％的第二InAsyP1-y应力调制缓冲层，厚度为150nm；
接着生长As组分为24％的第一InAsyP1-y应力调制缓冲层，厚度为30nm，再生长As组分为21％的第二InAsyP1-y应力调制缓冲层，厚度为150nm；
以此依次生长第一InAsyP1-y应力调制缓冲层和第二InAsyP1-y应力调制缓冲层，……直至最后一层InAsyP1-y应力调制缓冲层；
最后一层InAsyP1-y应力调制缓冲层与InGaAs外延层相邻，与In0.78Ga0.22As材料晶格匹配的第二InAsyP1-y应力调制缓冲层中As组分为51％，厚度为500nm，该层缓冲层的第一InAsyP1-y应力调制缓冲层中As组分为53％，厚度仍为30nm。
4、最后在As组分递增的InAsyP1-y应力调制缓冲层上生长In组分为0.78的In0.78Ga0.22As外延层，具体为：
采用分子束外延工艺，将生长温度控制在485℃，生长速率为1μm/h，V/III比为30，厚度为2000nm。
样品 缓冲层结构 缓冲层层数及厚度 In<sub>0.78</sub>Ga<sub>0.22</sub>As外延层厚度
1 组分步进式 8/180nm 1000nm
2 应力调制式 8/(30+150)nm 1000nm
对比图5a、5b所示，现有技术组分步进式结构中的In0.78Ga0.22As外延层，表面粗糙度为4.84nm，而本申请应力调制式外延结构中的In0.78Ga0.22As外延层，其表面粗糙度为1.87nm。
对比图6a、6b所示，从XRD的倒空间mapping图可以看出，现有技术组分步进式结构中的In0.78Ga0.22As外延层，其半高宽较宽，且应力未全部弛豫，而本申请应力调制式外延结构中的In0.78Ga0.22As外延层，其半高宽较窄，且应力基本完全弛豫。
本实施例的外延结构及外延生长方法中，通过生长As组分递增的InAsyP1-y应力调制缓冲层，可以获得高质量的高In组分InxGa1-xAs外延层，在此基础上，可制备性能更加优良的光电器件(探测器等)。
由以上技术方案可以看出，本发明具有以下优点：
本发明通过生长As组分递增的InAsyP1-y应力调制缓冲层，能突破InxGa1-xAs外延层和InP衬底之间的晶格常数限制，释放晶格失配应力，降低外延层表面粗糙度，获得高质量的高In组分InGaAs外延层，从而提高光电器件的性能。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

1.一种外延结构，其特征在于，所述外延结构由下向上依次包括InP衬底、第一缓冲层、第二缓冲层及InxGa1-xAs外延层，其中：
所述第一缓冲层为InP缓冲层；
所述第二缓冲层包括若干由下向上As组分递增的InAsyP1-y应力调制缓冲层；
所述InxGa1-xAs外延层为高In组分的InxGa1-xAs外延层。
2.根据权利要求1所述的外延结构，其特征在于，所述第二缓冲层包括至少五层由下向上As组分递增的InAsyP1-y应力调制缓冲层，每一所述InAsyP1-y应力调制缓冲层由下向上分别包括第一InAsyP1-y应力调制缓冲层和第二InAsyP1-y应力调制缓冲层。
3.根据权利要求2所述的外延结构，其特征在于，最下层InAsyP1-y应力调制缓冲层至倒数第二层InAsyP1-y应力调制缓冲层中，第一InAsyP1-y应力调制缓冲层中的As组分比第二InAsyP1-y应力调制缓冲层中的As组分高3％～6％；最上层InAsyP1-y应力调制缓冲层中，第一InAsyP1-y应力调制缓冲层中的As组分比第二InAsyP1-y应力调制缓冲层中的As组分高不超过3％；上层InAsyP1-y应力调制缓冲层中第一InAsyP1-y应力调制缓冲层的As组分比下层InAsyP1-y应力调制缓冲层中第二InAsyP1-y应力调制缓冲层的As组分高不超过12％。
4.根据权利要求2所述的外延结构，其特征在于，所述InAsyP1-y应力调制缓冲层中第一InAsyP1-y应力调制缓冲层的厚度为30～200nm；最上层InAsyP1-y应力调制缓冲层中第二InAsyP1-y应力调制缓冲层的厚度为500～1000nm，最下层InAsyP1-y应力调制缓冲层至倒数第二层InAsyP1-y应力调制缓冲层中第二InAsyP1-y应力调制缓冲层的厚度为150～200nm。
5.根据权利要求1所述的外延结构，其特征在于，所述InP衬底的晶向为[001]；和/或，所述InP缓冲层的厚度不低于50nm；和/或，所述InxGa1-xAs外延层中In组分为0.67～1.0。
6.一种外延生长方法，其特征在于，所述外延生长方法包括：
S1、提供InP衬底；
S2、在InP衬底上外延生长第一缓冲层，第一缓冲层为InP缓冲层；
S3、在第一缓冲层上外延生长第二缓冲层，第二缓冲层包括若干由下向上As组分递增的InAsyP1-y应力调制缓冲层；
S4、在第二缓冲层上外延生长InxGa1-xAs外延层，InxGa1-xAs外延层为高In组分的InxGa1-xAs外延层。
7.根据权利要求6所述的外延生长方法，其特征在于，所述步骤S1还包括：
对InP衬底进行脱氧处理以去除InP衬底表面的氧化层，脱氧处理的温度为480～550℃，气压为P氛围，压力为2E-8Torr以上。
8.根据权利要求6所述的外延生长方法，其特征在于，所述第一缓冲层、第二缓冲层及InxGa1-xAs外延层采用全固态分子束外延工艺外延生长而得。
9.根据权利要求6所述的外延生长方法，其特征在于，所述第二缓冲层包括至少五层由下向上As组分递增的InAsyP1-y应力调制缓冲层，每一所述InAsyP1-y应力调制缓冲层由下向上分别包括第一InAsyP1-y应力调制缓冲层和第二InAsyP1-y应力调制缓冲层，其中：
最下层InAsyP1-y应力调制缓冲层至倒数第二层InAsyP1-y应力调制缓冲层中，第一InAsyP1-y应力调制缓冲层中的As组分比第二InAsyP1-y应力调制缓冲层中的As组分高3％～6％；最上层InAsyP1-y应力调制缓冲层中，第一InAsyP1-y应力调制缓冲层中的As组分比第二InAsyP1-y应力调制缓冲层中的As组分高不超过3％；上层InAsyP1-y应力调制缓冲层中第一InAsyP1-y应力调制缓冲层的As组分比下层InAsyP1-y应力调制缓冲层中第二InAsyP1-y应力调制缓冲层的As组分高不超过12％；
所述InAsyP1-y应力调制缓冲层中第一InAsyP1-y应力调制缓冲层的厚度为30～200nm；最上层InAsyP1-y应力调制缓冲层中第二InAsyP1-y应力调制缓冲层的厚度为500～1000nm，最下层InAsyP1-y应力调制缓冲层至倒数第二层InAsyP1-y应力调制缓冲层中第二InAsyP1-y应力调制缓冲层的厚度为150～200nm。
10.一种光电器件，其特征在于，所述光电器件包括权利要求1～5中任一项所述的外延结构。
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