CN106595724A - 一种增量式编码器分频电路 - Google Patents

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Abstract

本发明公开了一种增量式编码器分频电路，包括：亚稳态消除电路、尖峰滤除电路、四倍频鉴相电路、计数器电路、脉冲分频电路。亚稳态消除电路去除增量式编码器输出的A、B相脉冲信号中的亚稳态现象，提高电路的稳定性；尖峰滤除电路去除亚稳态消除电路输出的A、B相脉冲中的高频干扰；四倍频鉴相电路将尖峰滤除电路输出的A、B相脉冲信号进行四倍频，同时提取出方向信号，以便后续计数器电路对脉冲进行计数；计数器电路依据四倍频鉴相电路输出的计数脉冲以及方向信号进行增减计数；脉冲分频电路依据计数器电路输出的计数值输出分频后的脉冲信号。采用本发明，可实现增量式编码器的任意分频输出，同时有效提高编码器计数的精度和抗干扰性能。

Description

一种增量式编码器分频电路
技术领域
本发明涉及一种电子技术领域的电路，具体是一种增量式编码器分频电路。
背景技术
增量式编码器是一种将运动机构输出轴的旋转运动转化为脉冲信号的传感器，一般用于检测运动机构的位置、速度和方向。通常增量式编码器和运动机构同轴连接，随运动机构一起旋转，产生和转速成正比的两路相位相差90度的频率相同的正交脉冲，增量式编码器具有精度高、测量范围广、体积小、重量轻、使用可靠、易于维护等优点，被广泛用于机器人、数控机床等领域。
在编码器的实际应用中，有时需要将脉冲降频使用，用于位置反馈或速度控制。为此，需要对编码器信号进行分频输出，以提供后续模块使用。目前大部分编码器分频电路都只提供整数分频，无法完成任意小数分频，极大的限制了使用范围。
发明内容
为了解决现有增量式编码器分频电路无法进行任意小数分频的问题，同时提高分频电路的抗干扰性，本发明一种增量式编码器分频电路，可实现任意小数分频，同时拥有较强抗干扰性。
为了解决上述问题，本发明提供了一种可实现任意小数分频的增量式编码器分频电路，包括：
亚稳态消除电路1、尖峰滤除电路2、四倍频鉴相电路3、计数器电路4和脉冲分频电路5，其特征在于，亚稳态消除电路1对增量式编码器输出的A、B相脉冲信号中的亚稳态现象进行消除，使A、B相信号同步于CLK，提高系统稳定性；尖峰滤除电路2去除亚稳态消除电路1输出的A、B相脉冲中的高频干扰脉冲；四倍频鉴相电路3将尖峰滤除电路2输出的A、B相脉冲信号进行四倍频，同时提取出方向信号，以便后续计数器电路4对脉冲进行计数；计数器电路4依据四倍频鉴相电路3输出的计数脉冲以及方向信号进行增减计数；脉冲分频电路5依据计数器电路输出的计数值输出分频后的脉冲信号。
所述的亚稳态消除电路1，由D1、D2、D3组成的同步寄存器链11以及D4、D5、D6组成的同步寄存器链12构成，增量式编码器输出的A相信号以及B相信号分别输入同步寄存器链11和12，经过3级寄存器同步后输出为A1、B1。此处以3级同步寄存器链为例，但不限于3级同步寄存器链，可根据需求采用更多级的同步寄存器链。
所述的尖峰滤除电路2，由寄存器D10、D11、D12、D13、D14、D15以及异或门X1、X2构成，当且仅当D10和D11的输出相等时D12才更新输出信号A2，当且仅当D13和D14的输出相等时D15才更新输出信号B2因此可以滤除小于一个CLK2时钟宽度的尖峰脉冲，从而输出滤除尖峰脉冲的A、B相信号。
所述的增量式编码器四倍频鉴相电路3输出的四倍频后的脉冲coder_clk以及方向信号DIR由以下两式定义：
其中，S1和S2表示尖峰滤除电路2输出的A2信号的前一次状态和当前状态，S3和S4表示尖峰滤除电路2输出的B2信号的前一次状态和当前状态，*表示与运算，+表示或运算，表示对S3进行反相运算。
所述的计数器电路4由双向计数器构成，当四倍频鉴相电路3输出的coder_clk信号为1时，判断DIR信号，如果DIR信号为1则计数器加1；如果DIR信号为0则计数器减1.
所述的增量式编码器脉冲分频电路，分频系数为M/S，M为分频系数的分子，S为分频系数的分母，其特征是，所述的脉冲分频电路5由加法器53、减法器55、比较器56、选择器57以及32位寄存器51、52、54构成。寄存器51为累加计数器F，初始值为0，寄存器52的值为分频系数的分母S，寄存器54为分频系数的分子M；当计数器电路4的输出到5的计数值IN发生变化时，计算电路进行运算；当寄存器51的值大于0时，51的值更新为减法器55的输出值，同时输出分频后的脉冲；当寄存器51的值小于0时，51的值更新为加法器53的输出值，不输出分频后脉冲。
本发明与现有技术相比，本发明的优点在于：
本发明包含亚稳态消除电路，可有效消除电路亚稳态对计数造成的干扰，提高电路稳定性及计数器精度。
本发明包含尖峰滤除电路，可消除高频尖峰脉冲对计数值产生的扰动，提高计数精度。
本发明包含的脉冲分频电路不仅可以实现增量式编码器输出脉冲的整数分频，而且可实现任意小数分频。
附图说明
图1为本发明一种增量式编码器分频电路模块图；
图2为本发明中亚稳态消除电路原理图；
图3为本发明中尖峰滤除电路原理图；
图4为本发明中脉冲分频电路原理图；
图5为本发明中尖峰滤除电路波形示意图；
图6a和图6b为本发明中四倍频鉴相电路波形示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
请参阅图1示出的本发明中一种增量式编码器分频电路的模块图，如图1所示，所述增量式编码器分频电路包括：
亚稳态消除电路1、尖峰滤除电路2、四倍频鉴相电路3、计数器电路4和脉冲分频电路5；
所述亚稳态消除电路1用于对增量式编码器输出的A、B相脉冲信号中的亚稳态现象进行消除，提高系统稳定性；
所述尖峰滤除电路2用于去除亚稳态消除电路1输出的A、B相脉冲中的高频干扰脉冲；
所述四倍频鉴相电路3用于将尖峰滤除电路2输出的A、B相脉冲信号进行四倍频，同时提取出方向信号，以便后续计数器电路4对脉冲进行计数；
所述计数器电路4依据四倍频鉴相电路3输出的计数脉冲以及方向信号进行增减计数；
所述脉冲分频电路5依据计数器电路输出的计数值输出分频后的脉冲信号。
所述亚稳态消除电路1的原理图参阅图2所示，该电路主要包括：D1、D2、D3组成的同步寄存器链11以及D4、D5、D6组成的同步寄存器链12，本实施例中同步寄存器链采用三级同步，但不限于三级同步，具体实施可采用两级或更多级同步。增量式编码器的A相、B相信号A1、R1分别进入两个同步寄存器链，同步时钟为CLK，该时钟一般选用10倍于编码器最高输出频率的时钟频率。A、B信号经过同步器寄存器链后输出为A1、B1信号，A1、B1信号与CLK时钟同步，有效消除了异步采样的亚稳态现象。时钟CLK2采用CLK分频得到，因而可以保证CLK2与CLK的时钟边沿严格对齐，A1、B1信号与后续各部分电路不会产生亚稳态现象。
所述尖峰滤除电路2的原理图参阅图3所示，包括寄存器D10、D11、D12、D13、D14、D15以及异或门X1、X2，其中信号A1与寄存器D10输入端连接，D10的输出端与寄存器D11的输入端连接，D11的输出端与寄存器D12的输入端连接，D10的输出端、D11的输出端分别与异或门X1的两个输入端连接，X1的输出端与D12的使能端连接(低有效)，当且仅当D10和D11的输出相等时D12才更新输出信号A2；信号B1与寄存器D13输入端相连，D13的输出端与寄存器D14的输入端连接，D14的输出端与寄存器D15的输入端连接，D13的输出端、D14的输出端分别与异或门X2的两个输入端连接，X2的输出端与D15的输入端连接，当且仅当D13和D14的输出相等时D15才更新输出信号B2。因此可以滤除小于一个时钟宽度的尖峰脉冲，从而输出滤除尖峰脉冲的A、B相信号。寄存器D10、D11、D12、D13、D14、D15的时钟信号CLK2由亚稳态消除电路1的时钟分频而来，分频比可选取2至5。该电路尖峰滤除效果请参阅图5，可见输入A1、B1波形中圆圈内的尖峰脉冲均被有效滤除，电路输出A2和B2波形中不存在小于一个CLK时钟宽度的高频脉冲。
所述的四倍频鉴相电路3输出的四倍频后的脉冲coder_clk以及方向信号DIR由以下两式定义：
其中，S1和S2表示尖峰滤除电路2输出的A2信号的前一次状态和当前状态，S3和S4表示尖峰滤除电路2输出的B2信号的前一次状态和当前状态，*表示与运算，+表示或运算，表示对S3进行反相运算。该电路输出波形参见图6a和图6b，其中A2和B2是滤波后的A、B相信号，coder_clk是四倍频后的脉冲信号，DIR是方向信号。图6a示出为B相超前A相，图6b示出为A相超前B相。
所述的计数器电路(4)包括双向计数器，当四倍频鉴相电路(3)输出的计数脉冲信号coder_clk为1时，判断方向信号DIR，如果方向信号DIR为1则计数器加1；如果方向信号DIR为0则计数器减1。其中，所述双向计数器也称为双向脉冲计数器，可以实现对输入脉冲进行加计数或减计数，加计数或减计数通过方向控制信号进行控制。
所述的增量式编码器脉冲分频电路的原理图参阅图4，分频系数为M/S，M为分频系数的分子，S为分频系数的分母，所述的脉冲分频电路5包括加法器53、减法器55、比较器56、多路选择器57以及32位寄存器51、52、54。寄存器51为累加器，初始值为0，寄存器52的值为分频系数的分母S，寄存器54为分频系数的分子M。寄存器51和寄存器52与加法器53的输入连接作为加法器的输入值，加法器53的输出分别与减法器55的输入和多路选择器57的输入连接，寄存器54与减法器55的输入连接，减法器的输出值即为加法器53的输出值减去寄存器54的值，减法器55的输出与多路选择器57的输入相连，寄存器51和0值与比较器56的输入端连接，如果寄存器51的值大于0值则比较器56输出高，否则输出低，比较器56的输出与多路选择器的选择控制端连接，如果比较器56的输出为高，则多路选择器选通减法器55的输出到寄存器51，如果比较器56的输出为低，则多路选择器选通加法器53的输出到寄存器51；当计数器电路4输出到脉冲分频电路5的计数值IN发生变化时寄存器51的值进行更新。当比较器56的输出由低变为高时，利用上升沿检测电路产生分频后的脉冲信号PO。该分频电路利用数字积分溢出原理进行分频，每当计数值IN发生变化时，累加器51加上寄存器52中的分频系数的分母S，如果累加器51数值大于0，则表明累加器需要溢出，此时输出一个分频后的脉冲信号PO，同时累加器51减去分频系数的分子M，由于M是大于S的，因而此时累加器51的值小于0。下一次计数值IN发生变化时，累加器51再次加上S，如果累加器51数值大于0，则表明累加器需要溢出，如果累加器51数值小于0，则累加器无需溢出，此时不输出分频后的脉冲PO，也不减去M。这样就可以保证每输入M个脉冲会准确输出S个脉冲。该部分电路的工作时钟是CLK2。
电路(2)(3)(4)(5)的工作时钟均采用电路(1)的工作时钟分频后得到。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种增量式编码器分频电路，包括：亚稳态消除电路(1)、尖峰滤除电路(2)、四倍频鉴相电路(3)、计数器电路(4)和脉冲分频电路(5)，其特征在于，
亚稳态消除电路(1)对增量式编码器输出的A、B相脉冲信号中的亚稳态现象进行消除；
尖峰滤除电路(2)去除亚稳态消除电路(1)输出的A、B相脉冲中的高频干扰；
四倍频鉴相电路(3)将尖峰滤除电路(2)输出的A、B相脉冲信号进行四倍频，同时提取出方向信号；
计数器电路(4)依据四倍频鉴相电路(3)输出的计数脉冲以及方向信号进行增减计数；
脉冲分频电路(5)依据计数器电路输出的计数值输出分频后的脉冲信号。
2.根据权利要求1所述的增量式编码器亚稳态消除电路，其特征是，所述的亚稳态消除电路(1)，包括两个多级同步寄存器链，增量式编码器输出的A相信号以及B相信号分别输入两个所述多级同步寄存器链，两个所述多级同步寄存器链分别输出信号A1、B1。
3.根据权利要求1所述的增量式编码器尖峰滤除电路，其特征是，所述的尖峰滤除电路(2)包括两路相同的滤波电路，每一滤波电路包括第一至第三寄存器和异或门，其中，第一寄存器的输出连接至第二寄存器的输入，第二寄存器的输出连接至第三寄存器的输入；第一寄存器和第二寄存器的输出分别与异或门的两个输入端连接，异或门的输出端与第三寄存器的使能端连接，使能端为低有效；所述亚稳态消除电路输出的两路信号分别输出至两路滤波电路中的第一寄存器的输入端。
4.根据权利要求3所述的增量式编码器分频电路，其特征是，当且仅当第一寄存器和第二寄存器的输出相等时第三寄存器才更新输出信号。
5.根据权利要求1所述的增量式编码器四倍频鉴相电路，其特征是，所述的四倍频鉴相电路(3)输出的四倍频后的计数脉冲信号coder_clk以及方向信号DIR由以下两式定义：
c o d e r _ c l k = S 1 * S 2 * S 3 ‾ * S 4 + S 1 * S 2 * S 3 * S 4 ‾ + S 1 ‾ * S 2 ‾ * S 3 ‾ * S 4 + S 1 ‾ * S 2 ‾ * S 3 * S 4 ‾ + S 1 ‾ * S 2 * S 3 * S 4 + S 1 * S 2 ‾ * S 3 * S 4 + S 1 ‾ * S 2 * S 3 ‾ * S 4 ‾ + S 1 * S 2 ‾ * S 3 ‾ * S 4 ‾
D I R = S 1 ‾ * S 2 ‾ * S 3 ‾ * S 4 + S 1 ‾ * S 2 * S 3 * S 4 + S 1 * S 2 * S 3 * S 4 ‾ + S 1 * S 2 ‾ * S 3 ‾ * S 4 ‾
其中，S1和S2表示尖峰滤除电路(2)输出的A2信号的前一次状态和当前状态，S3和S4表示尖峰滤除电路(2)输出的B2信号的前一次状态和当前状态，*表示与运算，+表示或运算，表示对X进行取反相运算。
6.根据权利要求1所述的增量式编码器计数器电路，其特征是，所述的计数器电路(4)包括双向计数器，当四倍频鉴相电路(3)输出的计数脉冲信号coder_clk为1时，判断方向信号DIR，如果方向信号DIR为1则计数器加1；如果方向信号DIR为0则计数器减1。
7.根据权利要求1所述的增量式编码器脉冲分频电路，其特征是，分频系数为M/S，M为分频系数的分子，S为分频系数的分母，所述的脉冲分频电路(5)包括加法器、减法器、比较器、多路选择器以及第一至第三寄存器；第一寄存器为累加计数器F，初始值为0，第二寄存器的值为分频系数的分母S，第三寄存器为分频系数的分子M；第一寄存器和第二寄存器连接至加法器的输入端，加法器的输出端连接至减法器的第一输入端和多路选择器的第一输入端，第三寄存器连接至减法器的第二输入端，减法器的输出端连接至多路选择器的第二输入端，第一寄存器和0值连接至比较器的输入端；所述比较器的输出端与所述多路选择器的选择控制端连接。
8.根据权利要求7所述的增量式编码器脉冲分频电路，其特征是，所述的脉冲分频电路(5)根据比较器的输出由低变为高时，利用上升沿检测电路产生分频后的脉冲信号；当计数器电路(4)输出到脉冲分频电路(5)的计数值IN发生变化时，第一寄存器与第二寄存器的值相加，当第一寄存器的值大于0时，第一寄存器的值更新为减法器的输出值，同时所述脉冲分频电路(5)输出分频后的脉冲；当第一寄存器的值小于0时，第一寄存器的值更新为加法器的输出值。
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