CN106549063A - 一种氧化物薄膜晶体管 - Google Patents

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Abstract

本发明涉及半导体制造领域，特别是涉及一种氧化物薄膜晶体管，包括：基板、设置在基板上的栅极、设置在基板上且覆盖栅极的栅绝缘层、在栅绝缘层表面上的半导体层、以及设置在半导体层表面的源级和漏级，且源极与漏极相对设置，半导体层分为主半导体层与位于主半导体层上的第二半导体层，第二半导体层导电沟道部分分成两个半导体增强区和位于两个半导体增强区之间的半导体减弱区，有效减小了对导通电流与截至电流优化时的相互影响，增加导通电流，减小截止电流。

Description

一种氧化物薄膜晶体管
技术领域
本发明涉及半导体制造领域，特别是涉及一种氧化物薄膜晶体管。
背景技术
氧化物，如铟镓锌氧化物(IGZO)、铟锡锌氧化物(ITZO)等均可作为薄膜晶体管的有源层材料，与非晶硅薄膜晶体管相比，氧化物薄膜晶体管的载流子浓度是非晶硅薄膜晶体管的十倍左右，载流子迁移率是非晶硅薄膜晶体管的20-30倍，因此，氧化物薄膜晶体管可以大大地提高薄膜晶体管对于像素电极的充放电速率，提高像素的响应速度，进而实现更快的刷新率。氧化物薄膜晶体管能够满足需要快速响应和较大电流的应用场合，如高频、高分辨率、大尺寸的显示器以及有机发光显示器等，因此，氧化物薄膜晶体管成为用于新一代LCD，OLED显示设备的半导体组件。
提高晶体管的载流子迁移率是进一步改善晶体管性能的方法之一，中国专利ZL201110206147.2提供了一种金属氧化物半导体晶体管，金属氧化物主动层的第二表面包括位于第一源/漏极与第二源/漏极之间的迁移率增强区域，提高了金属氧化物主动层载子迁移率，从而可以提高氧化物晶体管的导通电流，提高晶体管性能，但是同时也会增加截止电流，不利于晶体管性能提高。
中国专利ZL201210573691.5一种薄膜晶体管，包括基板、设置在基板上的栅极、设置在基板上且覆盖栅极的栅绝缘层、覆盖在栅绝缘层表面的氧化铟镓锌沟道层、以及设置在沟道层表面的氧化镓锌层，该氧化镓锌层的相对两侧形成有源极和漏极，通过在高载流子浓度的氧化铟镓锌上设置一层氧化镓锌层氧化镓锌降低载流子浓度，减小了截止漏电流，但是也会对导通电流产生影响。
所以，现有技术导通电流与截止电流中，一方性能的提高，通常会影响另一方。
发明内容
本发明的目的是提供一种氧化物薄膜晶体管，降低了对导通电流与截至电流优化时的相互影响。
为了实现上述目的，本发明采用如下技术方案：
一种氧化物薄膜晶体管，包括：基板、设置在基板上的栅极、设置在基板上且覆盖栅极的栅绝缘层、在栅绝缘层表面上的半导体层、以及设置在半导体层表面的源级和漏级，且源极与漏极相对设置，半导体层分为主半导体层与位于主半导体层上的第二半导体层，第二半导体层导电沟道部分分成两个半导体增强区和位于两个半导体增强区之间的半导体减弱区，半导体增强区电导率大于主半导体层，半导体减弱区电导率小于主半导体层。
可选的，所述半导体增强区厚度等于所述半导体减弱区厚度。
可选的，所述半导体增强区厚度不等于所述半导体减弱区厚度。
可选的，所述半导体增强区由电导率大于主半导体层的半导体材料沉积形成。
可选的，所述半导体减弱区由电导率小于主半导体层的半导体材料沉积形成。
可选的，所述主半导体材料为氧化铟镓锌，所述半导体增强区材料为氧化铟锌，所述半导体减弱区材料为氧化镓锌。
可选的，所述半导体增强区通过在主半导体层上沉积能与主半导体层氧形成键结的材料，使主半导体层失氧形成。
可选的，所述能与主半导体层氧形成键结的材料包括金属、金属氧化物或金属与金属氧化物的复合物。
可选的，所述半导体减弱区通过在主半导体层上掺杂形成禁带宽度大于主半导体层禁带宽度的材料形成。
可选的，所述主半导体层材料为氧化锌镓锌，所述半导体减弱区通过在主半导体层上掺杂铪或钕形成。
相对于现有技术，本发明具有以下优点：
本发明氧化物薄膜晶体管，半导体层分为主半导体层与位于主半导体层上的第二半导体层，第二半导体层导电沟道部分分成两个半导体增强区和位于两个半导体增强区之间的半导体减弱区，半导体增强区电导率大于主半导体层，半导体减弱区电导率小于主半导体层，导通状态下电流大，第二半导体层半导体增强区起主要作用，通过增加载流子迁移率或浓度，增强导通电流；截止状态下电流小，第二半导体层半导体减弱区起主要作用，通过减小载流子迁移率或浓度，减小截止电流，本发明通过将半导体增强区与减弱区设置在同一层，有效减小了对导通电流与截至电流优化时的相互影响，增加导通电流，减小截止电流。
附图说明
图1为本发明实施例氧化物薄膜晶体管半导体增强区厚度等于半导体减弱区厚度的结构示意图；
图2为本发明实施例氧化物薄膜晶体管半导体增强区厚度小于半导体减弱区厚度的结构示意图；
图3为本发明实施例氧化物薄膜晶体管半导体增强区厚度等大于半导体减弱区厚度的结构示意图。
具体实施方式
下面结合附图以及实施例对本发明进一下进行介绍，实施例仅限于解释本发明并不对本发明有任何限定作用。
本发明的氧化物薄膜晶体管，包括：基板100、设置在基板100上的栅极200、设置在基板上且覆盖栅极的栅绝缘层300、在栅绝缘层300表面上的半导体层400、以及设置在半导体层表面的源级500和漏600，且源极500与漏极600相对设置，半导体层400分为主半导体层410与位于主半导体层410上的第二半导体层420，第二半导体层420导电沟道部分分成两个半导体增强区421和位于两个半导体增强区421之间的半导体减弱区422，半导体增强区421电导率大于主半导体层410，半导体减弱区422电导率小于主半导体层410。
本发明的基板100可为是硬质基板，如玻璃基板，也可以是可挠式基板，如塑料基板；栅极200、源极500以及漏极600材料可为Cr、W、Ti、Ta、Mo、Al、Cu等金属或其合金，栅绝缘层材料可为氧化硅、氮化硅或者氮氧化硅，主半导体层410材料氧化铟镓锌。
本发明实施例所述半导体增强区421厚度可以等于所述半导体减弱区422厚度，也可以不等于所述半导体减弱区422厚度，具体依据半导体增强区421与半导体减弱区422的电导率以及具体工艺要求而定，同时受工艺方法影响，其结构示意图可如图1-图3所示。
实施例1
本实施例，半导体增强区421材料为氧化铟锌，半导体减弱区422材料为氧化镓锌。In3+可以形成5s轨道，有利于电子的高速传输，故可形成半导体增强区421，Ga3+与O 2-离子有很强的结合力，可以通过控制Ga含量来控制氧空位的含量，并最终实现对载流子浓度的调控，故可形成半导体减弱区422。
本实施例第二半导体层420通过等离子增强化学气相沉积(PECVD)等沉积刻蚀技术形成。首先在主半氧化导体层410上沉积一层氧化铟锌(或氧化镓锌)材料，然后通过刻蚀工艺，形成半导体增强区421(或半导体减弱区422)，之后再沉积氧化镓锌(或氧化铟锌)材料，刻蚀形成半导体减弱区422(或半导体增强区421)。
实施例2
本实施例半导体减弱区422通过如实施例1的沉积刻蚀工艺形成。半导体增强区421通过在主半导体层410上沉积能与主半导体层氧形成键结的材料，使主半导体层410材料失氧形成，具体的，在主半导体层410上沉积钙、钠、钾、锂、镁、铯、钼或银等金属或氧化钙、氧化钾、氧化锂、氧化镁、氧化铯、氧化铁、氧化钼等可夺取相应主半导体层410的氧形成最高价氧化物的金属氧化物，或者以上金属与金属氧化物的复合物，主半导体层沉积以上材料，相对应的主半导体层区域失去氧，载流子迁移率提高，进而提供电导率。
实施例3
本实施例半导体增强区421通过如实施例1的沉积刻蚀工艺形成。半导体减弱区422通过在主半导体层410上掺杂铪或钕等形成禁带宽度大于主半导体层禁带宽度的材料形成，禁带宽度增大，载流子浓度降低，因此可形成半导体减弱区422，具体的，可以在主半导体层410上沉积铪或钕等，经过退火将其掺入主半导体层中形成半导体减弱区422。
实施例4
本实施例半导体增强区421与半导体减弱区422均不需要沉积，全都在主半导体层410上形成，半导体增强区421通过如实施例2的失氧工艺形成，本实施例半导体减弱区422通过如实施例3的掺杂注入工艺形成。

Claims (10)

1.一种氧化物薄膜晶体管，包括：基板、设置在基板上的栅极、设置在基板上且覆盖栅极的栅绝缘层、在栅绝缘层表面上的半导体层、以及设置在半导体层表面的源级和漏级，且源极与漏极相对设置，其特征在于：半导体层分为主半导体层与位于主半导体层上的第二半导体层，第二半导体层导电沟道部分分成两个半导体增强区和位于两个半导体增强区之间的半导体减弱区，半导体增强区电导率大于主半导体层，半导体减弱区电导率小于主半导体层。
2.根据权利要求1所示的氧化物薄膜晶体管，其特征在于：所述半导体增强区厚度等于所述半导体减弱区厚度。
3.根据权利要求1所示的氧化物薄膜晶体管，其特征在于：所述半导体增强区厚度不等于所述半导体减弱区厚度。
4.根据权利要求1所示的氧化物薄膜晶体管，其特征在于：所述半导体增强区由电导率大于主半导体层的半导体材料沉积形成。
5.根据权利要求1所示的氧化物薄膜晶体管，其特征在于：所述半导体减弱区由电导率小于主半导体层的半导体材料沉积形成。
6.根据权利要求1所示的氧化物薄膜晶体管，其特征在于：所述主半导体材料为氧化铟镓锌，所述半导体增强区材料为氧化铟锌，所述半导体减弱区材料为氧化镓锌。
7.根据权利要求1所示的氧化物薄膜晶体管，其特征在于：所述半导体增强区通过在主半导体层上沉积能与主半导体层氧形成键结的材料，使主半导体层失氧形成。
8.根据权利要求7所示的氧化物薄膜晶体管，其特征在于：所述能与主半导体层氧形成键结的材料包括金属、金属氧化物或金属与金属氧化物的复合物。
9.根据权利要求1所示的氧化物薄膜晶体管，其特征在于：所述半导体减弱区通过在主半导体层上掺杂形成禁带宽度大于主半导体层禁带宽度的材料形成。
10.根据权利要求9所示的氧化物薄膜晶体管，其特征在于：所述主半导体层材料为氧化锌镓锌，所述半导体减弱区通过在主半导体层上掺杂铪或钕形成。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150016034A (ko) * 2013-08-02 2015-02-11 삼성전자주식회사 징크 옥시나이트라이드 계의 다중 채널층을 가진 박막 트랜지스터
CN104966722A (zh) * 2015-07-24 2015-10-07 深圳市华星光电技术有限公司 Tft基板结构及其制作方法
CN105140271A (zh) * 2015-07-16 2015-12-09 深圳市华星光电技术有限公司 薄膜晶体管、薄膜晶体管的制造方法及显示装置
US20160268444A1 (en) * 2014-12-30 2016-09-15 Ye Xin Technology Consulting Co., Ltd. Self-aligned metal oxide thin film transistor and method of making same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150016034A (ko) * 2013-08-02 2015-02-11 삼성전자주식회사 징크 옥시나이트라이드 계의 다중 채널층을 가진 박막 트랜지스터
US20160268444A1 (en) * 2014-12-30 2016-09-15 Ye Xin Technology Consulting Co., Ltd. Self-aligned metal oxide thin film transistor and method of making same
CN105140271A (zh) * 2015-07-16 2015-12-09 深圳市华星光电技术有限公司 薄膜晶体管、薄膜晶体管的制造方法及显示装置
CN104966722A (zh) * 2015-07-24 2015-10-07 深圳市华星光电技术有限公司 Tft基板结构及其制作方法

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