CN106502952B - 一种pcie设备安全掉线设计方法 - Google Patents
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Abstract
本发明公开了一种PCIE设备安全掉线设计方法，所述方法通过建立PCIE链路监控及协议模拟单元，对PCIE链路状态进行实时监控，链路异常发生时，该单元主动向主板CPU发送设备响应数据标志，主动通知主板CPU传送中止，保证传输机制的完整性，并对对链路中异常设备自动隔离，保证系统的可靠性。本发明在实际服务器系统PCIE设备使用过程中，解决了当前PCIE设备使用中的掉线安全保护及系统故障预警不足的问题，保证服务器系统的高效稳定运行。
Description
技术领域
本发明涉及计算机通信技术领域，具体涉及一种PCIE设备安全掉线设计方法。
背景技术
当前服务器系统中，PCIE设备直接挂在到主板的CPU上，承担系统数据的传输任务，作为服务器系统对外的关键数据通道，该数据链路的可靠性与稳定性均影响系统的稳定运行。当前PCIE设备直接与主板CPU直连的方式，即PCIE设备的高速信号直接与主板的输出端对应连接，简化了系统的互联方式，随着PCIE设备越来越呈现出多样化，PCIE设备的运行稳定性也各不相同，不同程度上影响并制约了系统的稳定性。
当前的PCIE设备使用方式中，系统中PCIE设备拔出，导致总线传输中止时，由于主板CPU端PCIE传输链路并无法接收到PCIE设备所产生的异常，尤其是在读写操作时，读写指令发出后，如果PCIE传输链路中断，主板CPU会进入无限等待模式，进而系统线程异常，导致上层软件进入循环溢出状态，因此当前的处理响应机制无法实现系统的不间断运行维护，即当前PCIE设备掉线存在较大的弊端：一是PCIE设备掉线，主板CPU端陷入指令响应等待循环，严重影响系统运行；二是PCIE设备CRC校验报错较多时，系统无法预判可能出现的异常，导致主板CPU反复数据的重发，导致系统运行效率的降低，系统的可靠性无法保证。针对当前PCIE设备使用中的掉线安全保护及系统故障预警不足的问题，为了保证服务器系统的高效稳定运行，在实际服务器系统PCIE设备使用过程中，实现PCIE设备安全掉线设计尤为重要，并成为决定服务器可靠性优势的关键要素之一。
发明内容
本发明要解决的技术问题是：本发明针对以上问题，提供一种PCIE设备安全掉线设计方法，针对当前服务器PCIE设备使用过程中遇到的上述问题，结合PCIE链路协议工作特征等关键电气因素，通过深入分析，我们总结了一种PCIE设备安全掉线设计方法。
主要思想要点为：建立PCIE链路监控及协议模拟单元，对PCIE链路状态进行实时监控，链路异常发生时，该单元主动向主板CPU发送设备响应数据标志，主动通知主板CPU传送中止，保证传输机制的完整性，并对链路中异常设备自动隔离，保证系统的可靠性。
本发明所采用的技术方案为：
一种PCIE设备安全掉线设计方法，所述方法通过建立PCIE链路监控及协议模拟单元，对PCIE链路状态进行实时监控，链路异常发生时，该单元主动向主板CPU发送设备响应数据标志，主动通知主板CPU传送中止，保证传输机制的完整性，并对链路中异常设备自动隔离，保证系统的可靠性。
所述方法实现步骤如下：
1）建立PCIE链路监控及协议模拟单元，放置于主板端PCIE总线上，串接于主板CPU与PCIE设备卡中间；
2）建立PCIE设备卡在位标志信号，放置于主板端；
3）PCIE链路监控及协议模拟单元监测并解析PCIE总线中数据读写标志位，判断当前的总线读写状态；
4）主板CPU在接收到PCIE链路监控及协议模拟单元发送的设备响应数据标志后，将内存对应的PCIE缓存区域禁用，并进行数据的有效性判断；
5）PCIE链路监控及协议模拟单元通过读取PCIE链路的CRC校验值，监测PCIE链路的报错情况，当数据链路持续报错时，PCIE链路监控及协议模拟单元将该PCIE链路中100MHZ时钟断开，使挂接在该总线上的PCIE设备卡停止工作，避免故障卡对系统资源的占用，实现系统的自动故障控制。
主板CPU所有PCIE总线全部接入所述PCIE链路监控及协议模拟单元的输入接口，包含数据发送TX端、数据接收RX端、100MHZ时钟信号，同时所述PCIE链路监控及协议模拟单元的输出接口为外置PCIE设备卡提供标准PCIE总线，PCIE设备卡通过PCIE标准槽接入该单元的输出接口。
所述PCIE设备卡在位标志信号默认为高电平，当PCIE设备卡接入系统时为低电平；当PCIE设备卡在位时，PCIE链路监控及协议模拟单元实时监测该标志信号的变化，当该信号由低电平变为高电平时，标志PCIE设备卡被拔出。
所述PCIE链路监控及协议模拟单元监测并解析PCIE总线中数据读写标志位过程如下：当PCIE设备卡被拔出，检测到PCIE总线数据读写标志位为有效时，即标志主板CPU正对PCIE设备卡进行读取或写入操作，设备拔出即链路中断后，PCIE链路监控及协议模拟单元将向主板CPU发送设备响应数据标志，主动通知主板CPU传送中止，防止CPU进入反复等待响应状态，实现PCIE读写操作通讯中断处理。
主板CPU在接收到PCIE链路监控及协议模拟单元发送的设备响应数据标志后，进行数据的有效性判断过程如下：将内存对应的PCIE缓存区域禁用，即不再进行数据存取操作，然后读取数据串中数据校验码，判断当前数据的完整性，如果当前的数据完整，则将传输信息存储到缓存中，当监测到数据不完整时，即数据与数据校验码不能匹配时，则此数据无效，不需存储到缓存中。
所述PCIE链路监控及协议模拟单元采用FPGA芯片EPM570建立。
所述PCIE设备卡在位标志信号连接到PCIE链路监控及协议模拟单元，实现过程如下：在主板端将该信号采用4.7K电阻上拉至P3V3电压上，在PCIE设备卡端将该信号直接连到GND上；当PCIE设备卡未接入系统时，该信号默认为高电平，当PCIE设备卡接入系统时，该信号为低电平；当PCIE设备卡在位时，在PCIE链路监控及协议模拟单元实时监测该标志信号的变化，当该信号由低电平变为高电平时，标志PCIE设备卡被拔出。
本发明的有益效果为：
本发明在实际服务器系统PCIE设备使用过程中，解决了当前PCIE设备使用中的掉线安全保护及系统故障预警不足的问题，保证服务器系统的高效稳定运行。
附图说明
图1为本发明方法实施流程示意图。
具体实施方式
下面根据说明书附图，结合具体实施方式对本发明进一步说明：
1、采用FPGA芯片EPM570，建立PCIE链路监控及协议模拟单元，主板CPU所有PCIE总线全部接入该单元的输入接口，包含数据发送TX端、数据接收RX端、100MHZ时钟信号， PCIE设备卡通过PCIE标准槽接入该单元的输出接口。
2、建立PCIE设备卡在位标志信号，并连接到PCIE链路监控及协议模拟单元，即在主板端将该信号采用4.7K电阻上拉至P3V3电压上，在PCIE设备卡端将该信号直接连到GND上；当PCIE设备卡未接入系统时，该信号默认为高电平，当PCIE设备卡接入系统时，该信号为低电平；当PCIE设备卡在位时，在PCIE链路监控及协议模拟单元实时监测该标志信号的变化，当该信号由低电平变为高电平时，标志PCIE设备卡被拔出。
3、PCIE链路监控及协议模拟单元实时读取监测并解析PCIE总线中数据读写标志位，判断当前的总线读写状态。当PCIE设备卡被拔出，检测到PCIE总线数据读写标志位为有效时，设备拔出即链路中断后，PCIE链路监控及协议模拟单元将向主板CPU发送设备响应数据标志，主动通知主板CPU传送中止，防止CPU进入反复等待响应状态，实现PCIE读写操作通讯中断处理。
4、主板CPU在接收到PCIE链路监控及协议模拟单元发送的设备响应数据标志后，通过系统的驱动将内存对应的PCIE缓存区域禁用。然后读取数据串中数据校验码，判断当前数据的完整性，当监测到数据不完整时，即数据与数据校验码不能匹配时，则此数据无效，不需存储到缓存中。
5、PCIE链路监控及协议模拟单元通过读取PCIE链路的CRC校验值，当数据链路单位时间内持续报错大于500个时，PCIE链路监控及协议模拟单元将该PCIE链路中100MHZ时钟通过模拟开关芯片断开，使挂接在该总线上的PCIE设备卡停止工作，避免故障卡对系统资源的占用，实现系统的自动故障控制。
实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
Claims (6)
1.一种PCIE设备安全掉线设计方法，其特征在于，所述方法通过建立PCIE链路监控及协议模拟单元，对PCIE链路状态进行实时监控，链路异常发生时，该单元主动向主板CPU发送设备响应数据标志，主动通知主板CPU传送中止，保证传输机制的完整性，并对链路中异常设备自动隔离，保证系统的可靠性；
所述方法实现步骤如下：
1）建立PCIE链路监控及协议模拟单元，放置于主板端PCIE总线上，串接于主板CPU与PCIE设备卡中间；
2）建立PCIE设备卡在位标志信号，放置于主板端；
3）PCIE链路监控及协议模拟单元监测并解析PCIE总线中数据读写标志位，判断当前的总线读写状态；
4）主板CPU在接收到PCIE链路监控及协议模拟单元发送的设备响应数据标志后，将内存对应的PCIE缓存区域禁用，并进行数据的有效性判断；
5）PCIE链路监控及协议模拟单元通过读取PCIE链路的CRC校验值，监测PCIE链路的报错情况，当数据链路持续报错时，PCIE链路监控及协议模拟单元将该PCIE链路中100MHZ时钟断开，使挂接在该总线上的PCIE设备卡停止工作；
当PCIE设备卡被拔出，检测到PCIE总线数据读写标志位为有效时，即标志主板CPU正对PCIE设备卡进行读取或写入操作，设备拔出即链路中断后，PCIE链路监控及协议模拟单元将向主板CPU发送设备响应数据标志，主动通知主板CPU传送中止，防止CPU进入反复等待响应状态，实现PCIE读写操作通讯中断处理。
2.根据权利要求1所述的一种PCIE设备安全掉线设计方法，其特征在于，主板CPU所有PCIE总线全部接入所述PCIE链路监控及协议模拟单元的输入接口，包含数据发送TX端、数据接收RX端、100MHZ时钟信号，同时所述PCIE链路监控及协议模拟单元的输出接口为外置PCIE设备卡提供标准PCIE总线，PCIE设备卡通过PCIE标准槽接入该单元的输出接口。
3.根据权利要求2所述的一种PCIE设备安全掉线设计方法，其特征在于，所述PCIE设备卡在位标志信号默认为高电平，当PCIE设备卡接入系统时为低电平；当PCIE设备卡在位时，PCIE链路监控及协议模拟单元实时监测该标志信号的变化，当该信号由低电平变为高电平时，标志PCIE设备卡被拔出。
4.根据权利要求2所述的一种PCIE设备安全掉线设计方法，其特征在于，主板CPU在接收到PCIE链路监控及协议模拟单元发送的设备响应数据标志后，进行数据的有效性判断过程如下：将内存对应的PCIE缓存区域禁用，即不再进行数据存取操作，然后读取数据串中数据校验码，判断当前数据的完整性，如果当前的数据完整，则将传输信息存储到缓存中，当监测到数据不完整时，即数据与数据校验码不能匹配时，则此数据无效，不需存储到缓存中。
5.根据权利要求2-4任一所述的一种PCIE设备安全掉线设计方法，其特征在于，所述PCIE链路监控及协议模拟单元采用FPGA芯片EPM570建立。
6.根据权利要求5所述的一种PCIE设备安全掉线设计方法，其特征在于，所述PCIE设备卡在位标志信号连接到PCIE链路监控及协议模拟单元，实现过程如下：在主板端将该信号采用4.7K电阻上拉至P3V3电压上，在PCIE设备卡端将该信号直接连到GND上；当PCIE设备卡未接入系统时，该信号默认为高电平，当PCIE设备卡接入系统时，该信号为低电平；当PCIE设备卡在位时，在PCIE链路监控及协议模拟单元实时监测该标志信号的变化，当该信号由低电平变为高电平时，标志PCIE设备卡被拔出。
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