CN106484641A - 一种可切换高低速端口的fpga板卡及服务器 - Google Patents

Abstract

本发明公开了一种可切换高低速端口的FPGA板卡及服务器，该FPGA板卡除了包括设置有第一高速收发器端口、第二高速收发器端口以及控制端口的FPGA芯片、电源、第一HS收发连接器、第二HS收发连接器、与电源连接的HS电源连接器，与控制端口连接的HS控制连接器，还包括第一IO端口以及与第一IO端口连接的第一LS收发连接器、第二IO端口以及与第二IO端口连接的第二LS收发连接器、与电源连接的LS电源连接器、用于切换控制信号的CPLD以及与CPLD的第二输入端连接的LS控制连接器，且还要求各相应连接器之间的信号定义相同，各相应连接器之间的相对位置以及距离相同。本发明能够使得高速收发器在总线支持的所有速率下工作，提高了FPGA板卡的整体性能。

Description

一种可切换高低速端口的FPGA板卡及服务器

技术领域

本发明涉及FPGA技术领域，特别是涉及一种可切换高低速端口的FPGA板卡及服务器。

背景技术

FPGA(Field Programmable Gate Array，现场可变成门阵列)板卡上通常设置有FPGA芯片以及用于为所述FPGA芯片供电的电源。高端FPGA芯片通常包括高速收发器(包括对应于图1中的GXB_L端口和GXB_L端口)和GPIO(General Purpose Input Output，通用输入/输出端口，对应于图1中的IO_A端口和IO_B端口)两种端口。如图1所示，图1为本发明提供的一种FPGA板卡的结构示意图，FPGA板卡上还设置有分别一一对应于GXB_L端口、GXB_L端、电源以及CPLD连接的HS(High Speed，高速，与之对应的是LS，Low Speed，低速)连接器。

通常FPGA芯片的高速收发器和GPIO的带宽都有一定的范围，例如Altera公司10AX115系列的某个型号FPGA芯片的收发器带宽为1GT/s-17.4GT/s，低速GPIO的带宽为0GT/s-1.6GT/s。对于这种FPGA的高速收发器来说，它对于低于1Gbps的传输速率并不支持。

当使用高端FPGA时，常将FPGA的高速收发器连接到某一高速总线，但当该总线支持多种速率且最低速率低于FPGA高速收发器支持的最低速率时，此时FPGA的高速收发器不能在总线支持的最低速率和高速收发器的最低速率之间的速率下进行工作，也即高速收发器不能在总线支持的所有速率下工作。

因此，如何提供一种解决上述技术问题的方案是本领域技术人员目前需要解决的问题。

发明内容

本发明的目的是提供一种可切换高低速端口的FPGA板卡，能够使得高速收发器在总线支持的所有速率下工作，提高了FPGA板卡的整体性能；本发明的另一目的是提供一种包括上述可切换高低速端口的FPGA板卡的服务器。

为解决上述技术问题，本发明提供了一种可切换高低速端口的FPGA板卡，该FPGA板卡包括设置有第一高速收发器端口、第二高速收发器端口以及控制端口的FPGA芯片、用于为所述FPGA芯片供电的电源、与所述第一高速收发器端口连接的第一HS收发连接器、与所述第二高速收发器端口连接的第二HS收发连接器、与所述电源连接的HS电源连接器，与所述控制端口连接的HS控制连接器，所述FPGA板卡还包括：

第一IO端口以及与所述第一IO端口连接的第一LS收发连接器，所述第一LS收发连接器与所述第一HS收发连接器间的信号定义相同；

第二IO端口以及与所述第二IO端口连接的第二LS收发连接器，所述第二LS收发连接器与所述第二HS收发连接器间的信号定义相同；

与所述电源连接的LS电源连接器，所述LS电源连接器与所述HS电源连接器间信号定义相同；

用于切换控制信号的CPLD以及与所述CPLD的第二输入端连接的LS控制连接器，所述CPLD的输出端与所述控制端口连接，所述CPLD的第一输入端与所述HS控制连接器连接，所述LS控制连接器与所述HS控制连接器间的信号定义相同；

所述LS电源连接器、第一LS收发连接器、第二LS收发连接器以及LS控制连接器分别一一对应地位于所述HS电源连接器、第一HS收发连接器、第二HS收发连接器以及HS控制连接器的同一侧且间隔相同的距离。

优选地，所述FPGA芯片为10AX115系列的FPGA芯片。

优选地，所述FPGA芯片中的高速收发器支持的带宽范围为1GT/s-17.4GT/s。

优选地，所述第一IO端口和所述第二IO端口以差分对的形式传输信号。

为解决上述技术问题，本发明还提供了一种服务器，包括设置有电源连接器、第一收发连接器、第二收发连接器以及控制收发器的背板、总线以及CPU，所述背板通过所述总线与所述CPU进行数据传输，还包括如上述所述的可切换高低速端口的FPGA板卡。

优选地，所述总线为UPI总线。

本发明提供了一种可切换高低速端口的FPGA板卡及服务器，该FPGA板卡除了包括设置有第一高速收发器端口、第二高速收发器端口以及控制端口的FPGA芯片、用于为FPGA芯片供电的电源、与第一高速收发器端口连接的第一HS收发连接器、与第二高速收发器端口连接的第二HS收发连接器、与电源连接的HS电源连接器，与控制端口连接的HS控制连接器，还包括第一IO端口以及与第一IO端口连接的第一LS收发连接器、第二IO端口以及与第二IO端口连接的第二LS收发连接器、与电源连接的LS电源连接器、用于切换控制信号的CPLD以及与CPLD的第二输入端连接的LS电源连接器，且还要求各相应连接器之间的信号定义相同，各相应连接器之间的相对位置以及距离相同。

可见，当数据传输的速率在高速收发器的支持带宽范围内时，可将HS电源连接器、第一HS收发连接器、第二HS收发连接器以及HS控制连接器接入背板来实现高速数据传输，当数据传输的速率在总线支持的最低速率和高速收发器的最低速率之间时，可将LS电源连接器、第一LS收发连接器、第二LS收发连接器以及LS控制连接器工作接入背板来实现低速数据传输，本发明能够使得高速收发器在总线支持的所有速率下工作，提高了FPGA板卡的整体性能。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明提供的一种FPGA板卡的结构示意图；

图2为本发明提供的一种可切换高低速端口的FPGA板卡的结构示意图。

具体实施方式

本发明的核心是提供一种可切换高低速端口的FPGA板卡，能够使得高速收发器在总线支持的所有速率下工作，提高了FPGA板卡的整体性能；本发明的另一核心是提供一种包括上述可切换高低速端口的FPGA板卡的服务器。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参照图2，图2为本发明提供的一种可切换高低速端口的FPGA板卡的结构示意图，该FPGA板卡包括：

设置有第一高速收发器端口、第二高速收发器端口以及控制端口的FPGA芯片、用于为FPGA芯片供电的电源、与第一高速收发器端口连接的第一HS收发连接器、与第二高速收发器端口连接的第二HS收发连接器、与电源连接的HS电源连接器，与控制端口连接的HS控制连接器，FPGA板卡还包括：

第一IO端口1以及与第一IO端口1连接的第一LS收发连接器2，第一LS收发连接器2与第一HS收发连接器间的信号定义相同；

第二IO端口3以及与第二IO端口3连接的第二LS收发连接器4，第二LS收发连接器4与第二HS收发连接器间的信号定义相同；

作为优选地，第一IO端口1和第二IO端口3以差分对的形式传输信号。

可以理解的是，现有技术中的一些FPGA芯片是没有GPIO也即IO端口的，或者有的虽然有IO端口，但不是用来和外部总线进行数据传输的。因此，如果改进的FPGA芯片本身就有IO端口的话，则直接利用已有的在数据传输时闲置的IO端口，如果没有的话，可以专门设置两个IO端口。与电源连接的LS电源连接器5，LS电源连接器5与HS电源连接器间信号定义相同；用于切换控制信号的CPLD 6以及与CPLD 6的第二输入端连接的LS控制连接器7，CPLD6的输出端与控制端口连接，CPLD 6的第一输入端与HS控制连接器连接，LS控制连接器7与HS控制连接器间的信号定义相同；

LS电源连接器5、第一LS收发连接器2、第二LS收发连接器4以及LS控制连接器7分别一一对应地位于HS电源连接器、第一HS收发连接器、第二HS收发连接器以及HS控制连接器的同一侧且间隔相同的距离。

综上，本申请将FPGA的高速收发器与低速GPIO端口分别连接到连接器，且进行相同信号的定义。通过选择将连接高速收发器的HS连接器或者将连接到低速GPIO的LS连接器插入背板，来选择FPGA连接高速总线工作在高速、低速时的两种情况。

在本申请中，还需要分别对HS电源连接器和HS控制连接器分别进行冗余设计。

HS电源连接器的冗余则通过直接复制，而HS控制连接器的冗余则通过CPLD 6(Complex Programmable Logic Device，复杂可编程逻辑器件)芯片来进行切换选择。

作为优选地，FPGA芯片为10AX115系列的FPGA芯片。

作为优选地，FPGA芯片中的高速收发器支持的带宽范围为1GT/s-17.4GT/s。

当然，这里的FPGA还可以为其他类型的芯片，本发明在此不做特别的限定，根据实际情况来定。

下面以FPGA连接英特尔CPU的UPI(ultra path interconnect)总线为例，但不仅仅局限于该总线。UPI总线支持的最低速率为0.1GT/s，最高为11.2GT/s，图2示中的FPGA以Alter公司的10AX115系列某芯片为例，该芯片的高速收发器支持的带宽范围是1GT/s-17.4GT/s。可见，该FPGA的高速收发器在连接到UPI总线时，在UPI总线速率为0.1GT/s-1GT/s时则不能正常工作。

如图2所示，本发明采用用FPGA芯片的高速收发器连接UPI总线速率在1GT/s-11.2GT/s时的使用场景，使用FPGA的GPIO以输出查分对的形式连接UPI总线速率在0.1GT/s-1GT/s时的使用场景。本发明中的硬件设计方案是将FPGA的高速收发器信号通过第一HS收发连接器和第二HS收发连接器连接到FPGA板卡的背板上的连接器，同时将FPGA的第一IO端口1和第二IO端口3以差分对形式连接到背板上的连接器，其中，第一LS收发连接器2与第一HS收发连接器间的信号定义相同、第二LS收发连接器4与第二HS收发连接器间的信号定义相同。同样LS电源连接器5与HS电源连接器间信号定义相同，连接到电源模块的两个连接器彼此间信号定义相同。LS控制连接器7与HS控制连接器间的信号定义相同。

在背板的设计中，如图2所示，分别有四个连接器从左到右依次连接FPGA板卡的电源连接器、第一高速收发连接器、第二高速收发连接器、控制连接器。

当UPI总线工作速率在1GT/s-11.2GT/s时，将FPGA板卡标记为“HS”的连接器接入背板，此时UPI总线连接到FPGA芯片的高速收发器；当UPI总线工作速率在0.1GT/s-1GT/s时，将FPGA标记为“LS”的连接器接入到背板，此时UPI总线连接到FPGA芯片的低速GPIO。即通过将FPGA板卡左右移动分别接入“HS”、“LS”连接器来选择UPI总线工作在高、低速的不同情况。

FPGA板卡与背板连接的控制信号，则通过CPLD 6来进行切换。CPLD 6将连接到HS控制连接器与连接到LS控制连接器7的信号在板卡进行高、低速切换时进行逻辑上的选择，然后发送到FPGA芯片。

本发明提供了一种可切换高低速端口的FPGA板卡，该FPGA板卡除了包括设置有第一高速收发器端口、第二高速收发器端口以及控制端口的FPGA芯片、用于为FPGA芯片供电的电源、与第一高速收发器端口连接的第一HS收发连接器、与第二高速收发器端口连接的第二HS收发连接器、与电源连接的HS电源连接器，与控制端口连接的HS控制连接器，还包括第一IO端口以及与第一IO端口连接的第一LS收发连接器、第二IO端口以及与第二IO端口连接的第二LS收发连接器、与电源连接的LS电源连接器、用于切换控制信号的CPLD以及与CPLD的第二输入端连接的LS电源连接器，且还要求各相应连接器之间的信号定义相同，各相应连接器之间的相对位置以及距离相同。

可见，当数据传输的速率在高速收发器的支持带宽范围内时，可将HS电源连接器、第一HS收发连接器、第二HS收发连接器以及HS控制连接器接入背板来实现高速数据传输，当数据传输的速率在总线支持的最低速率和高速收发器的最低速率之间时，可将LS电源连接器、第一LS收发连接器、第二LS收发连接器以及LS控制连接器工作接入背板来实现低速数据传输，本发明能够使得高速收发器在总线支持的所有速率下工作，提高了FPGA板卡的整体性能。

为解决上述技术问题，本发明还提供了一种服务器，包括设置有电源连接器、第一收发连接器、第二收发连接器以及控制收发器的背板、总线以及CPU，背板通过总线与CPU进行数据传输，还包括如上述的可切换高低速端口的FPGA板卡。

作为优选地，总线为UPI总线。

当然，这里的总线还可以为其他类型的总线，根据实际情况来定。

另外，对于本发明提供的服务器中的FPGA板卡的介绍请参照上述实施例，本发明在此不再赘述。

需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (6)

1.一种可切换高低速端口的FPGA板卡，该FPGA板卡包括设置有第一高速收发器端口、第二高速收发器端口以及控制端口的FPGA芯片、用于为所述FPGA芯片供电的电源、与所述第一高速收发器端口连接的第一HS收发连接器、与所述第二高速收发器端口连接的第二HS收发连接器、与所述电源连接的HS电源连接器，与所述控制端口连接的HS控制连接器，其特征在于，所述FPGA板卡还包括：

第一IO端口以及与所述第一IO端口连接的第一LS收发连接器，所述第一LS收发连接器与所述第一HS收发连接器间的信号定义相同；

第二IO端口以及与所述第二IO端口连接的第二LS收发连接器，所述第二LS收发连接器与所述第二HS收发连接器间的信号定义相同；

与所述电源连接的LS电源连接器，所述LS电源连接器与所述HS电源连接器间信号定义相同；

用于切换控制信号的CPLD以及与所述CPLD的第二输入端连接的LS控制连接器，所述CPLD的输出端与所述控制端口连接，所述CPLD的第一输入端与所述HS控制连接器连接，所述LS控制连接器与所述HS控制连接器间的信号定义相同；

所述LS电源连接器、第一LS收发连接器、第二LS收发连接器以及LS控制连接器分别一一对应地位于所述HS电源连接器、第一HS收发连接器、第二HS收发连接器以及HS控制连接器的同一侧且间隔相同的距离。

2.如权利要求1所述的可切换高低速端口的FPGA板卡，其特征在于，所述FPGA芯片为10AX115系列的FPGA芯片。

3.如权利要求2所述的可切换高低速端口的FPGA板卡，其特征在于，所述FPGA芯片中的高速收发器支持的带宽范围为1GT/s-17.4GT/s。

4.如权利要求1所述的可切换高低速端口的FPGA板卡，其特征在于，所述第一IO端口和所述第二IO端口以差分对的形式传输信号。

5.一种服务器，包括设置有电源连接器、第一收发连接器、第二收发连接器以及控制收发器的背板、总线以及CPU，所述背板通过所述总线与所述CPU进行数据传输，其特征在于，还包括如权利要求1-4任一项所述的可切换高低速端口的FPGA板卡。

6.如权利要求5所述的服务器，其特征在于，所述总线为UPI总线。