CN106415512B - 存储器管理算法的动态选择 - Google Patents

存储器管理算法的动态选择 Download PDF

Info

Publication number
CN106415512B
CN106415512B CN201580027562.8A CN201580027562A CN106415512B CN 106415512 B CN106415512 B CN 106415512B CN 201580027562 A CN201580027562 A CN 201580027562A CN 106415512 B CN106415512 B CN 106415512B
Authority
CN
China
Prior art keywords
memory
conflict
access
memory controller
algorithm
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580027562.8A
Other languages
English (en)
Other versions
CN106415512A (zh
Inventor
克里斯托弗·尼尔·海因兹
史蒂文·克鲁格
卡尔·韦恩·维内亚德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ARM Ltd
Original Assignee
ARM Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ARM Ltd filed Critical ARM Ltd
Publication of CN106415512A publication Critical patent/CN106415512A/zh
Application granted granted Critical
Publication of CN106415512B publication Critical patent/CN106415512B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0602Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614Improving the reliability of storage systems
    • G06F3/0617Improving the reliability of storage systems in relation to availability
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1663Access to shared memory
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658Controller construction arrangements
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659Command handling arrangements, e.g. command buffers, queues, command scheduling
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0668Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671In-line storage system
    • G06F3/0673Single storage device
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46Multiprogramming arrangements
    • G06F9/466Transaction processing
    • G06F9/467Transactional memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Human Computer Interaction (AREA)
  • Debugging And Monitoring (AREA)
  • Memory System (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

一种数据处理系统(2)包括:存储器控制器(20),该存储器控制器动态地从多个候选管理算法中选择要被用于管理存储器访问冲突的选定管理算法。存储器管理算法可包括发出推测性存储器访问和/或利用存储器锁发出存储器访问的各种版本。动态选择基于所检测到的系统的状态参数来执行。这些检测到的状态参数可包括冲突水平指示符,诸如以全局、每过程、每区域和每线程中的一种或多种为基础跟踪的存储器访问冲突计数器。

Description

存储器管理算法的动态选择
技术领域
本公开涉及数据处理系统领域。更具体地,本公开涉及对数据处理设备内的存储器的冲突存储器访问的管理。
背景技术
已知提供了一种数据处理设备,该数据处理设备包括被实行存储器访问的存储器。数据处理设备可包括多个存储器访问请求源。作为示例,数据处理系统可包括多个处理器,每个处理器执行程序指令并且共享公共的存储器地址空间。已知的关于这种布置的问题在于:存储器访问可能冲突以及可能引起一致性问题和其他危害,例如写之后再写的危害,读之后再写的危害,等等。处理这些问题的一种已知技术是采用存储器锁定。利用这种方法,一处理器希望访问与另一处理器共享的存储器项目时将首先请求占有锁并且仅当获得了此锁时才允许进行存储器访问。当存储器访问已完成时,该锁然后被释放。如果另一处理器已经着手进行对该存储器项目的访问,则锁将不能得到,并且因此潜在冲突将被防止,请求过程稍后将重新尝试以获得锁。虽然这样的存储器锁定方法是安全的,但其具有降低性能的问题,因为在存储器访问可被执行前需要采取大量额外的步骤。
对于此问题的另一种方法是利用推测性存储器访问,其中存储器访问被发起,然后硬件监控器确定在第一存储器访问完成并且确认其结果之前是否有另一冲突的或者潜在冲突的存储器访问发出。如果这样的另一冲突存储器访问出现,则第一存储器访问被取消并且在稍后时间重试。虽然这样的方法在一些情况中(例如当冲突不太可能时)可以改善性能,但是这种方法可能降低性能,或者甚至在一些病态情况中可能由于出现冲突的水平而阻碍任何前进进程。
发明内容
从一方面可见,本技术提供了一种存储器控制器,该存储器控制器被配置为利用选定管理算法来管理对数据处理设备内的存储器的冲突存储器访问,选定管理算法是依据数据处理设备的一个或多个当前状态参数从多个候选管理算法中动态地选出的。
本技术认识到当用于管理冲突存储器访问的管理算法依据数据处理设备的一个或多个检测到的当前状态参数被动态地选定时,能够获得改进的性能。一种管理算法在一些状态中可能比在其他状态中更有效。本技术允许系统适应当前盛行条件并且采用与那些盛行条件匹配的用于冲突存储器访问的管理算法。
将会认识到用作选择存储器管理算法的部分的一个或多个当前状态参数可采取各种不同形式。作为示例,系统可展示出随时间以规律方式变化的行为,并且这可被用于选择针对给定时间的最适当的管理算法。在其他实施例中,用于控制存储器管理算法的选择的有用状态参数是指示检测到的冲突存储器访问的量的一个或多个冲突水平参数。按照这种方式,当前出现的冲突水平可被用于动态地选择用于管理该冲突的适当存储器管理算法。利用不同管理算法将会更好地管理不同量的冲突存储器访问。
出现的冲突的水平可以各种不同方式来量度。在一些实施例中,一个或多个冲突水平参数包括指示针对存储器的全部被访问区域检测到的冲突存储器访问的量的全局冲突水平参数就足够了。因此,在一些实施例中,来自系统的冲突的整体或总体水平作为整体可被用于控制用于管理冲突的管理算法。
在其他实施例中,更精细粒度的控制可能更适当,并且一个或多个冲突水平参数可包括指示针对存储器的各个不同区域检测到的冲突存储器访问的量的多个每区域冲突水平参数、指示针对各个不同处理过程检测到的冲突存储器访问的量的多个每过程冲突水平参数、和/或指示针对各个不同的处理线程检测到的冲突存储器访问的量的多个每线程冲突水平参数中的一者或多者。对冲突量的这样的更精细水平的量度允许更精细水平地控制例如以每区域、每过程或每线程的方式(在适当的情况下)来选择管理算法。
为了收集有关出现的冲突的水平的信息,一些实施例可以包括一个或多个冲突计数器,这些冲突计数器被配置为存储各自的指示检测到的冲突存储器访问的数量的冲突计数值。这些冲突计数器可以按照全局、每区域、每过程和/或每线程地方式被提供。
在以每区域的方式提供冲突计数器的情形中,提供这些冲突计数器的一种有效方式是作为探听控制器的部分,其中探听控制器用于在所述存储器内的存储器区域的一粒度级下管理数据的不同复本之间的一致性。探听控制器存储的标签数据可以补充以指示针对那些区域检测到的冲突的计数值。探听控制器存储的标签数据的管理可被用于以类似方式管理计数值,即在当相关联区域被添加到探听控制器跟踪的区域或从探听控制器跟踪的区域移除的同时,计数值被增加、维持和驱逐。
冲突计数器可以采取各种不同形式。一种示例形式是饱和计数器。饱和计数器将在给定计数值范围中向上或向下计数,并且当达到此范围的边界时,计数值将被维持。这种饱和计数器提供了他们消耗的资源的量与他们提供的用于选择冲突管理算法的有用信息之间的良好平衡。
在具有这种冲突计数器的系统内,冲突-增加-注释算法可被用于当检测到冲突时改变冲突计数值。这种冲突-增加-注释算法例如可以采取如下形式:每当检测到冲突时使得计数值增大1,直到计数器达到最大值为止,超过该最大值,记录进一步冲突将没有任何影响,因为与最高程度冲突相匹配的管理算法选择已被指示出用于选择。
冲突-减少-注释算法应被提供为使得冲突计数值适当地跟踪随时间出现的冲突的程度也是适当的。当检测到由计数值中的相应一个计数值跟踪到无冲突的预定数量的访问和/或自从上次对计数值施加了产生增大的改变起已经经过了预定时间间隔中的一者或两者时,这样的冲突-减少-注释算法可对该计数值进行改变。因此,如果没有检测到冲突,则冲突计数值将随时间稳定地减少/减轻。
冲突-增加-注释算法和冲突-减少-注释算法对于整个系统可以是相同的,或者替代地(如果需要)可以每区域、每过程或每线程而不同以便改善计数值反映所跟踪的冲突的程度的准确性。
用于管理冲突存储器访问的不同候选管理算法可以采取各种不同形式。在一些实施例中,这些算法包括发起推测性存储器访问,而不论一个或多个冲突水平参数的值如何。另一种可能的候选管理算法是这样一种方法,其中如果一个或多个冲突水平参数的值在预定范围内,则发起推测性存储器访问,而如果一个或多个冲突水平参数的值在此范围外,则利用存储器锁定发起存储器访问。
另一种可能的存储器管理算法是这样一种方法,其中如果针对给定过程的第一推测性访问遇到了干扰访问,则系统等待针对该给定处理过程指定的一段时间量并且重试推测性访问。也可应用的依据检测到的当前参数进行选择的另一种不同候选算法是这样一种方法,其中如果针对给定处理过程的第一推测性访问遇到干扰访问,则系统等待依据检测到的一个或多个冲突水平参数的一段时间量,然后重试推测性访问。可被动态选择的又一种可能候选存储器管理算法是这样一种方法,其中如果针对给定处理过程的第一推测性访问遇到干扰访问,则系统利用存储器锁定来重试访问。
本技术可以被用在存储器访问是事务性存储器访问的存储器系统中。
从另一方面看,本技术提供了一种存储器控制器装置,该存储器控制器装置用于利用选定管理算法来管理对数据处理设备内的存储器的冲突存储器访问,选定管理算法是依据数据处理设备的一个或多个当前状态参数从多个候选管理算法动态地选出的。
从又一方面看,本技术提供一种管理对数据处理设备中的存储器的冲突存储器访问的方法,该方法包括以下步骤:依据数据处理设备的一个或多个当前状态参数动态地从多个候选管理算法中选择选定管理算法;以及利用选定管理算法来管理存储器访问。
附图说明
现在将参考附图并仅借助于示例来描述本发明的实施例,在附图中:
图1示意性地图示用于执行一致性存储器访问的数据处理设备,其中在存储器访问间可能出现冲突。
图2、3、4和5示意性地图示用于收集和存储指示出现的冲突的量的状态参数的不同布置;
图6示意性地图示从用于管理存储器冲突的多个候选管理算法间进行动态选择的第一示例。
图7示意性地图示从用于管理存储器冲突的多个候选管理算法间进行动态选择的第二示例。
图8是示意性地图示所涉及的算法选择的流程图;
图9是示意性地图示基于计时器的算法选择的流程图;
图10是示意性地图示冲突-增加-注释算法的流程图;
图11是示意性地图示冲突-减少-注释算法的流程图;
图12是示意性地图示用于管理存储器访问之间的冲突的管理算法的动态选择的又一示例。
具体实施方式
图1示意性地图示数据处理设备2,该数据处理设备包括多个处理器核心4、6、8、10,每个处理器核心具有相关联的L1缓存10、12、14、16并且共享L2缓存18以及存储器系统内的更高层。本领域技术人员将会认识到,存储器地址空间的数据块可以作为本地复本存储在L1缓存存储器10、12、14、16中的一个或多个缓存存储器中,以便给出对该数据行的低延时且低开销的访问。因为数据可能被保持在多个位置,所以管理数据的一致性是非常重要的。存储器控制器20(其包括探听控制器22)具有管理此一致性的功能,诸如通过利用根据一致性协议(例如MESI协议)的探听请求。
可应用的另一种存储器管理的技术是将存储器或至少存储器的区域作为事务性存储器,存储器访问在事务性存储器中被原子地执行。有若干不同的方式可以增加这种事务性存储器支持以应对可能出现冲突存储器访问的困难。当第一存储器访问正在进行但尚未完成,而与第一存储器访问交叠的第二存储器访问被发出或者试图发出时,可能出现冲突存储器访问。应对这种问题的一种方式是采用利用存储器锁定的管理算法。在存储器访问可发起之前,过程/线程必须请求并被准许对于存储器锁令牌的占有。与该存储器锁令牌相关联的存储器访问然后可被执行,并且当该存储器访问已经完成时,存储器锁令牌可被释放。针对每个存储器区域有一个存储器锁令牌,因此如果另一处理/线程已经占有令牌,则当潜在冲突存储器访问希望获得对该令牌的占有时,则不能获得该令牌,因此潜在冲突存储器访问将等待,直到令牌可用为止。这样的利用存储器锁令牌的技术有时被称作存储器锁定技术。
应对潜在冲突存储器访问的另一种技术是推测性地发出每个存储器访问,并且然后监控是否随后出现潜在冲突存储器访问。推测性地发出的存储器访问不能提交其(一个或多个)结果,直到确保在执行第一存储器访问所花的时间期间未出现或者将不会出现潜在冲突存储器访问。如果潜在冲突访问确实出现,则推测性地发出的第一存储器访问被取消并且稍后重试。
所提及的这种推测性存储器访问发出的变体将涉及:随后重试失败的推测性访问一次或多次,如果第一推测性访问失败则利用存储器锁定机制来执行存储器访问,在可随机改变的随后时间处重试存储器访问,或者是其他变型。
图1中示出的存储器控制器20用于支持上述用于管理冲突存储器访问的候选管理算法。存储器控制器20依据所检测到的数据处理设备2的一个或多个当前状态参数来动态地在这多个候选管理算法之间进行选择。这些当前状态参数可以采取各种不同形式,并且在已经注意到时间和要被执行的具有候选管理算法的适当性之间存在关联性的系统中可以如时间一样简单。
可以用于控制执行的管理算法的动态选择的当前状态参数的一种具体形式是一个或多个冲突水平参数,这些参数指示按照全局、每过程(process)、每线程(thread)、每区域或它们的各种组合的方式检测到的冲突存储器访问的量。
全局冲突水平参数指示针对存储器的所有访问区域检测到的冲突存储器访问的量。每区域冲突水平参数指示针对存储器的相应区域检测到的冲突存储器访问的量。每过程冲突水平参数指示针对相应处理过程检测到的冲突存储器访问的量。每线程冲突水平参数指示针对相应处理线程检测到的冲突存储器访问的量。
上述冲突水平参数可以利用一个或多个冲突计数器(可以是饱和计数器)来跟踪。这些饱和计数器将响应于检测到存储器访问冲突或没有检测到存储器访问冲突而被递增和递减(或者以其他形式改变)(和/或不论是否检测到的冲突而随时间逐渐的递减)。对于在计数器中保持的这些计数值的管理因此由冲突-增加-注释算法和冲突-减少-注释算法二者来控制。这些算法可以跨所有计数器是一致的,或者可以永久地或动态地跨不同计数器不同地配置。
图2示意性地图示存储器控制器20,该存储器控制器20包括全局冲突计数器24和每过程冲突计数器26。计数控制电路28接收指示何时检测到存储器访问冲突的信号和其他状态参数(诸如时间),并通过利用冲突-增加-注释算法和冲突-减少-注释算法来利用这些参数递增或递减计数值。
图3示意性地图示存储器控制器20,该存储器控制器20包括多个每线程冲突计数器30。这些冲突计数器中的每个冲突计数器跟踪针对如操作系统排定的特定线程出现的存储器访问冲突。
图4示意性地图示存储器控制器20,该存储器控制器20包括探听控制器22,探听控制器22管理不同存储器区域之间的一致性。探听控制器22中的每行存储标识存储器区域的数据(例如,TAG(标签)值)并且与此相关联地提供每区域冲突计数器32,该每区域冲突计数器32存储指示针对存储器内的该特定区域出现的存储器访问冲突的数量的冲突计数值。这些冲突计数器可以以与标识不同存储器区域的TAG值相同的方式来管理,并且可以根据探听控制器22为了一致性而正跟踪哪些存储器区域的管理,二者都被增加到探听控制器22内的条目以及从探听控制器22中的条目丢弃。
图5示意性地图示存储器控制器20的又一示例实施例,该存储器控制器20包括探听控制器22,该探听控制器具有4路存储器34,该存储器34存储标识为了一致性管理而跟踪的区域。每路内的每个条目存储每区域和每路冲突计数器36。
图2、3、4、5图示可以如何跟踪数据处理设备的当前状态参数以及如何把当前状态参数保持在数据处理设备内的各种不同示例。这些当前状态参数然后被存储器控制器用来从用于管理冲突存储器访问的多个候选管理算法中进行选择以便所使用的管理算法较好地匹配处理设备的当前状态。
图6示意性地图示基于一个或多个状态参数对用于管理冲突存储器访问的存储器管理算法的动态选择。在步骤38,存储器管理算法被选择。初始选择的存储器管理算法可以是如下中一者:尝试一次;尝试两次;或者锁定。这些算法对应于:尝试推测性存储器访问一次并然后默认进行存储器锁定访问;尝试推测性存储器访问两次并然后默认进行存储器锁定访问;或者从一开始就尝试存储器锁定访问。
如果选择了尝试一次管理算法,则过程进行到步骤40,此处执行第一推测性访问。如果此推测性访问由于冲突存储器访问而失败,则在步骤42处检测到此失败。如果第一推测性访问成功,则过程结束。如果第一推测性访问失败,则步骤44判断可用于第一推测性访问的冲突计数器(不论针对全局、每过程、每线程、每区域或这些的组合)是否超过阈值。如果此冲突计数器小于阈值(表明冲突水平一般比较低),则在步骤46可执行第二推测性访问。如果在步骤44与阈值比较的冲突计数器值高于阈值,则过程进行到步骤48处以利用存储器锁定算法。存储器锁定算法在步骤48处取得存储器锁,在步骤50执行存储器访问,然后在步骤52释放存储器锁。事务性存储器、数据库其他一致性存储器系统中的锁定在本领域是已知的,并且在此将不详细论述。
如果在步骤38处的选择选择了尝试两次算法,则步骤54执行第一推测性存储器访问。如果此第一推测性存储器访问失败,则在步骤46处执行第二推测性访问。如果第二推测性存储器访问失败,则过程进行到步骤48,此处遵循存储器锁定算法。
图7图示出依据诸如冲突计数器值之类的当前状态参数来从用于管理冲突存储器访问的多个候选管理算法中进行动态选择的第二示例。在步骤56,执行第一推测性存储器访问。如果该访问成功,则过程在步骤58终结。如果在步骤60检测到第一推测性访问不成功,则过程进行到步骤62,此处将可应用的(一个或多个)冲突计数器值与阈值比较。如果(一个或多个)冲突计数器值指示冲突量高于对应于阈值的量,则处理进行到步骤64,此处通过在步骤64处首先取得锁值、在步骤66执行访问以及在步骤68释放锁值来提供存储器锁定算法。将会认识到,如果锁当前是由另一处理/线程保持时,在步骤64中取得锁的过程中可能会有延迟。
如果在步骤62处确定冲突计数器值小于阈值,则处理进行到步骤70,此处系统等待一段时间,此时间依赖于正在执行存储器访问的处理/线程和当前冲突计数器值。将会认识到,如果需要,等待时长可根据各种其他状态参数而变化。当超过等待时长时,步骤72执行第二推测性访问。如果此第二推测性访问失败,则系统切换为使用系统锁定算法以及步骤64处的处理过程。
所管理的存储器访问可以具有很多种不同形式并且包括影响存储器中的数据结构的各种方式。一个示例实施例将涉及单个存储器地址并涉及一次或多次读和/或写的数据结构。在一些示例实施例中,数据可跨“存储器的区域”,涉及对这些多个区域中的位置的读和/或写。所有这些示例可被认为是推测性构建或在锁定控制下构建的访问。因此,可能在推测性访问中具有冲突,推测性访问是复合访问的分量访问中任何分量访问的部分。
这种涉及多个分量的访问的示例是向内存(In-memory)FIFO中增加条目。这可以藉由如下步骤利用锁来执行。
取得锁
读取fifo写指针
如果fifo已满,则失败
将数据写入fifo写指针指向的位置
使得fifo写指针前进
写入新的fifo写指针值
释放锁
替代地,访问可以通过如下步骤而推测性地被执行:
开始事务
读取fifo写指针
如果fifo已满,则失败
将数据写入fifo写指针指向的位置
使得fifo写指针前进
写入新的fifo写指针值
提交或失败的事务
图8是示意性地图示在存储器访问发出时执行算法选择的另一示例实施例。在步骤74,过程进行等待,直到准备要发出存储器访问。步骤76随后读取设备的当前状态参数。步骤78选择要被应用于存储器访问的、作为当前状态参数的函数的管理算法。步骤80然后发出存储器访问,该存储器访问由在步骤78中选择的选定存储器管理算法掌控。
图9图示执行基于计时器的算法选择的另一示例实施例。步骤82等待,直到系统注释的时间值指示自从上一算法选择操作被执行起已经经过了大于阈值的时间。在步骤82之后,步骤84用于读取设备的状态参数。步骤86然后选择作为在步骤84处读取的状态参数的函数的、要被用于未来存储器访问的存储器管理算法。因此,上述处理周期性地基于当前状态参数而重新评估哪个存储器管理算法应被使用。
图10示意性地图示冲突-增加-注释算法。在步骤88,处理等待,直到冲突被检测到为止。当冲突被检测到时,步骤90使得可应用于检测到的冲突的一个或多个计数器递增。如果维护了不止一个计数值,则可在不止一个地方发生递增,如检测到的冲突可被用于递增例如全局计数值、过程计数值、区域计数值和线程计数值(如果这些都可应用于引起冲突的存储器访问)。全局计数值将针对出现的所有冲突而递增,而每过程、每区域和每线程计数器将仅在与计数器相关的过程/区域/线程匹配的冲突出现时才递增。
图11示意性地图示冲突-减少-注释算法。在步骤92,判断是否大于阈值数的无冲突连续访问已经执行。如果此条件被满足,则处理进行到步骤94,此处执行(一个或多个)相关冲突计数器的递减。如上,这些计数器可包括全局计数器、每过程计数器、每区域计数器和/或每线程计数器。
如果在步骤92处确定还没有执行了大于阈值数量的无冲突连续访问,则处理进行到步骤96,此处判断自从上次递减被应用起是否已经逝去了一定阈值时间。如果多于阈值的时间已经过去,则处理进行到步骤94,此处再次执行递减。因此,步骤96用于即使没有执行存储器访问也随着时间流逝而向冲突计数值施加递减。
将会认识到,即使全部算法流相同,也可以对不同计数器应用不同冲突-增加-注释算法和不同冲突-减少-注释算法和/或对不同计数器应用这些不同算法的不同参数。按照这种方式,对于各个计数器值,不同计数器值的更新可以被剪裁。
图12是示意性地图示动态管理算法选择的另一示例。在步骤98,处理等待,直到确定需要对管理算法进行选择。这种需求可以若干不同方式出现,诸如,例如定时器、自从做出上次选择起已经发出了若干访问、当每个存储器访问发出时、作为外部激励的结果,等等。当需要选择操作时,处理于是进行到步骤100,此处判断可应用于要发出的存储器访问的过程/区域/线程的当前冲突水平参数是否大于阈值。如果冲突水平参数大于阈值,则处理进行到步骤102,此处存储器锁定算法被采用并且存储器访问被发出。如果冲突水平小于阈值水平,则处理进行到步骤104,此处推测性存储器访问发出被选择作为要采用的管理算法。
虽然在此已经参照附图详细描述了示意性实施例,但应理解权利要求并不限于那些具体实施例,并且本领域技术人员在不脱离所附权利要求的范围和精神的情况下可实行各种改变、增加和修改。例如,可以做出对从属权利要求的特征和独立权利要求的特征的各种组合。

Claims (19)

1.一种存储器控制器,该存储器控制器被配置为利用选定管理算法来管理对数据处理设备内的存储器的冲突存储器访问,所述选定管理算法是依据所述数据处理设备的一个或多个当前状态参数从多个候选管理算法中动态地选出的;
其中,所述一个或多个当前状态参数包括指示检测到的冲突存储器访问的量的一个或多个冲突水平参数;以及
其中,所述多个候选管理算法包括:
如果所述一个或多个冲突水平参数的值在预定范围内,则发起推测性存储器访问;并且
如果所述一个或多个冲突水平参数的值在所述预定范围外,则利用存储器锁发起存储器访问。
2.按照权利要求1所述的存储器控制器,其中,所述一个或多个冲突水平参数包括指示针对所述存储器的所有被访问区域检测到的冲突存储器访问的量的全局冲突水平参数。
3.按照权利要求1所述的存储器控制器,其中,所述一个或多个冲突水平参数包括如下项中的一项或多项:
指示针对所述存储器的各个不同区域检测到的冲突存储器访问的量的多个每区域冲突水平参数;
指示针对各个不同处理进程检测到的冲突存储器访问的量的多个每进程冲突水平参数;以及
指示针对各个不同处理线程检测到的冲突存储器访问的量的多个每线程冲突水平参数。
4.按照权利要求1所述的存储器控制器,包括一个或多个冲突计数器,所述一个或多个冲突计数器被配置为存储各自的指示检测到的冲突存储器访问的数量的冲突计数值。
5.按照权利要求4所述的存储器控制器,包括全局冲突计数器,所述全局冲突计数器被配置为存储指示检测到的所有冲突的全局冲突计数值。
6.按照权利要求4所述的存储器控制器,包括多个每进程冲突计数器,所述多个每进程冲突计数器被配置为存储针对各个不同处理进程检测到的冲突的每进程冲突计数值。
7.按照权利要求4所述的存储器控制器,包括探听控制器,所述探听控制器被配置为在所述存储器内的存储器区域的一粒度级下管理给定数据的不同复本之间的一致性,所述探听控制器包括针对被跟踪的每个存储器区域的每区域冲突计数器,针对给定存储器区域的每区域冲突计数器被配置为存储指示针对所述给定存储器区域检测到的冲突的相应每区域冲突计数值。
8.按照权利要求4所述的存储器控制器,其中,所述一个或多个冲突计数器包括一个或多个饱和计数器。
9.按照权利要求8所述的存储器控制器,其中,当检测到所述冲突计数值中的相应一个冲突计数值跟踪到预定数量的冲突时,所述存储器控制器根据冲突-增加-注释算法来改变所述冲突计数值中的所述相应一个冲突计数值,其中,所述冲突-增加-注释算法用于每当检测到冲突时使得所述相应一个冲突计数值增大1,直到冲突计数器达到最大值为止,并且其中,在冲突计数器达到该最大值之后,与最高程度冲突相匹配的管理算法选择被指示出用于选择。
10.按照权利要求8所述的存储器控制器,其中,当如下一项或多项发生时,所述存储器控制器根据冲突-减少-注释算法来改变所述冲突计数值中相应一个冲突计数值:
检测到所述冲突计数值中的所述相应一个冲突计数值跟踪到预定数量的无冲突访问;
自从上次改变了所述冲突计数值中相应一个冲突计数值起经过了预定时间间隔,
其中,所述冲突-减少-注释算法用于使得所述相应一个冲突计数值减少1。
11.按照权利要求10所述的存储器控制器,其中所述冲突-减少-注释算法动态地改变所述冲突计数值中的每个冲突计数值。
12.按照权利要求1-11中任一项所述的存储器控制器,其中,所述多个候选管理算法包括发起推测性存储器访问,而不管所述一个或多个冲突水平参数的值如何。
13.按照权利要求1-11中任一项所述的存储器控制器,其中,所述多个候选管理算法包括:
如果针对给定处理进程的第一推测性访问遇到了干扰访问,则等待针对所述给定处理进程指定的时间量并且重新尝试所述推测性访问。
14.按照权利要求1-11中任一项所述的存储器控制器,其中,所述多个候选管理算法包括:
如果针对给定处理进程的第一推测性访问遇到了干扰访问,则等待依据所述一个或多个冲突水平参数的时间量并且重新尝试所述推测性访问。
15.按照权利要求1-11中任一项所述的存储器控制器,其中,所述多个候选管理算法包括:如果针对给定处理进程的第一推测性访问遇到干扰访问,则利用存储器锁发起存储器访问。
16.按照权利要求1-11中任一项所述的存储器控制器,其中,所述存储器访问是事务性存储器访问。
17.一种存储器控制器装置,该存储器控制器装置用于利用选定管理算法来管理对数据处理设备内的存储器的冲突存储器访问,所述选定管理算法是依据所述数据处理设备的一个或多个当前状态参数而从多个候选管理算法动态地选出的;
其中,所述一个或多个当前状态参数包括指示检测到的冲突存储器访问的量的一个或多个冲突水平参数;以及
其中,所述多个候选管理算法包括:
如果所述一个或多个冲突水平参数的值在预定范围内,则发起推测性存储器访问;并且
如果所述一个或多个冲突水平参数的值在所述预定范围外,则利用存储器锁发起存储器访问。
18.一种管理对数据处理设备中的存储器的冲突存储器访问的方法,所述方法包括以下步骤:
依据所述数据处理设备的一个或多个当前状态参数而动态地从多个候选管理算法中选择选定管理算法;以及
利用所述选定管理算法来管理所述存储器访问;
其中,所述一个或多个当前状态参数包括指示检测到的冲突存储器访问的量的一个或多个冲突水平参数;以及
其中,所述多个候选管理算法包括:
如果所述一个或多个冲突水平参数的值在预定范围内,则发起推测性存储器访问;并且
如果所述一个或多个冲突水平参数的值在所述预定范围外,则利用存储器锁发起存储器访问。
19.一种用于处理数据的设备,包括:
用于执行程序指令流的处理器;以及
按照权利要求1至16中任一项所述的存储器控制器。
CN201580027562.8A 2014-06-10 2015-05-13 存储器管理算法的动态选择 Active CN106415512B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/300,735 US9454313B2 (en) 2014-06-10 2014-06-10 Dynamic selection of memory management algorithm
US14/300,735 2014-06-10
PCT/GB2015/051408 WO2015189559A1 (en) 2014-06-10 2015-05-13 Dynamic selection of memory management algorithm

Publications (2)

Publication Number Publication Date
CN106415512A CN106415512A (zh) 2017-02-15
CN106415512B true CN106415512B (zh) 2020-11-17

Family

ID=53274760

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580027562.8A Active CN106415512B (zh) 2014-06-10 2015-05-13 存储器管理算法的动态选择

Country Status (4)

Country Link
US (1) US9454313B2 (zh)
CN (1) CN106415512B (zh)
GB (1) GB2540498B (zh)
WO (1) WO2015189559A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017086983A1 (en) * 2015-11-19 2017-05-26 Hewlett Packard Enterprise Development Lp Prediction models for concurrency control types
GB2551529B (en) * 2016-06-21 2018-09-12 Advanced Risc Mach Ltd Switching between private cache and shared memory to handle atomic operations
GB201706805D0 (en) 2017-04-28 2017-06-14 Cambridge Entpr Ltd Composite metal organic framework materials, processes for their manufacture and uses thereof
CN112068776A (zh) * 2020-09-02 2020-12-11 深圳市硅格半导体有限公司 存储器管理算法的自适应调整方法、系统、设备及介质
CN112379829B (zh) * 2020-10-28 2024-02-09 深圳市硅格半导体有限公司 存储器执行策略的自适应切换方法、系统、设备及介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030221069A1 (en) * 2002-05-22 2003-11-27 International Business Machines Corporation Method and apparatus providing non level one information caching using prefetch to increase a hit ratio
CN101523361A (zh) * 2006-10-17 2009-09-02 Arm有限公司 数据处理设备中对共享存储器的写访问请求的处理
US7814488B1 (en) * 2002-09-24 2010-10-12 Oracle America, Inc. Quickly reacquirable locks
US20140122801A1 (en) * 2012-10-29 2014-05-01 Advanced Micro Devices, Inc. Memory controller with inter-core interference detection

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4096571A (en) 1976-09-08 1978-06-20 Codex Corporation System for resolving memory access conflicts among processors and minimizing processor waiting times for access to memory by comparing waiting times and breaking ties by an arbitrary priority ranking
US7120762B2 (en) 2001-10-19 2006-10-10 Wisconsin Alumni Research Foundation Concurrent execution of critical sections by eliding ownership of locks
US7133995B1 (en) * 2002-12-16 2006-11-07 Advanced Micro Devices, Inc. Dynamic page conflict prediction for DRAM
US7177987B2 (en) * 2004-01-20 2007-02-13 Hewlett-Packard Development Company, L.P. System and method for responses between different cache coherency protocols
US7984248B2 (en) * 2004-12-29 2011-07-19 Intel Corporation Transaction based shared data operations in a multiprocessor environment
US20070143550A1 (en) * 2005-12-19 2007-06-21 Intel Corporation Per-set relaxation of cache inclusion
US8024714B2 (en) 2006-11-17 2011-09-20 Microsoft Corporation Parallelizing sequential frameworks using transactions
ATE502473T1 (de) 2007-08-08 2011-04-15 Mitsubishi Electric Corp Verwaltung von konflikten in sicherheitsregeln
US8205045B2 (en) 2008-07-07 2012-06-19 Intel Corporation Satisfying memory ordering requirements between partial writes and non-snoop accesses
US8131948B2 (en) * 2008-08-29 2012-03-06 Freescale Semiconductor, Inc. Snoop request arbitration in a data processing system
US9170844B2 (en) * 2009-01-02 2015-10-27 International Business Machines Corporation Prioritization for conflict arbitration in transactional memory management
JP5408713B2 (ja) 2009-09-29 2014-02-05 エヌイーシーコンピュータテクノ株式会社 キャッシュメモリ制御システム及びキャッシュメモリの制御方法
US8438568B2 (en) * 2010-02-24 2013-05-07 International Business Machines Corporation Speculative thread execution with hardware transactional memory
US8464261B2 (en) * 2010-03-31 2013-06-11 Oracle International Corporation System and method for executing a transaction using parallel co-transactions
US8856456B2 (en) * 2011-06-09 2014-10-07 Apple Inc. Systems, methods, and devices for cache block coherence
US8719828B2 (en) * 2011-10-14 2014-05-06 Intel Corporation Method, apparatus, and system for adaptive thread scheduling in transactional memory systems
US8954680B2 (en) * 2011-11-20 2015-02-10 International Business Machines Corporation Modifying data prefetching operation based on a past prefetching attempt
JP5885481B2 (ja) 2011-12-01 2016-03-15 キヤノン株式会社 情報処理装置、情報処理方法、及びプログラム
US9152509B2 (en) 2011-12-13 2015-10-06 Advanced Micro Devices, Inc. Transactional memory conflict management
FR2987527B1 (fr) 2012-02-23 2014-02-21 Univ Bretagne Sud Dispositif auto-configurable d'entrelacement/desentrelacement de trames de donnees
US9229745B2 (en) * 2012-09-12 2016-01-05 International Business Machines Corporation Identifying load-hit-store conflicts
US9535695B2 (en) 2013-01-25 2017-01-03 Apple Inc. Completing load and store instructions in a weakly-ordered memory model
US9208091B2 (en) * 2013-06-19 2015-12-08 Globalfoundries Inc. Coherent attached processor proxy having hybrid directory
US9588801B2 (en) * 2013-09-11 2017-03-07 Intel Corporation Apparatus and method for improved lock elision techniques
US9086974B2 (en) * 2013-09-26 2015-07-21 International Business Machines Corporation Centralized management of high-contention cache lines in multi-processor computing environments

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030221069A1 (en) * 2002-05-22 2003-11-27 International Business Machines Corporation Method and apparatus providing non level one information caching using prefetch to increase a hit ratio
US7814488B1 (en) * 2002-09-24 2010-10-12 Oracle America, Inc. Quickly reacquirable locks
CN101523361A (zh) * 2006-10-17 2009-09-02 Arm有限公司 数据处理设备中对共享存储器的写访问请求的处理
US20140122801A1 (en) * 2012-10-29 2014-05-01 Advanced Micro Devices, Inc. Memory controller with inter-core interference detection

Also Published As

Publication number Publication date
GB2540498B (en) 2021-07-14
CN106415512A (zh) 2017-02-15
GB2540498A8 (en) 2017-03-15
US20150355851A1 (en) 2015-12-10
GB2540498A (en) 2017-01-18
WO2015189559A1 (en) 2015-12-17
US9454313B2 (en) 2016-09-27
GB201618087D0 (en) 2016-12-07

Similar Documents

Publication Publication Date Title
JP6304845B2 (ja) 装置、方法、システム、プログラム、およびコンピュータ可読記憶媒体
CN106415512B (zh) 存储器管理算法的动态选择
US9513959B2 (en) Contention management for a hardware transactional memory
JP6333848B2 (ja) スケーラブル競合適応性を有する統計カウンタを実施するシステムおよび方法
KR102398912B1 (ko) 데이터를 프로세싱하기 위한 방법 및 프로세서
US20070239915A1 (en) Increasing functionality of a reader-writer lock
US9619303B2 (en) Prioritized conflict handling in a system
JP6341931B2 (ja) 更新確率値を格納する共用確率的カウンタを実施するシステムおよび方法
US8103838B2 (en) System and method for transactional locking using reader-lists
WO2009009583A1 (en) Bufferless transactional memory with runahead execution
JP6310943B2 (ja) Numaアウェア統計カウンタを実施するシステムおよび方法
KR102341933B1 (ko) 트랜잭션 메모리 지원
US9946492B2 (en) Controlling persistent writes to non-volatile memory based on persist buffer data and a persist barrier within a sequence of program instructions
US9606923B2 (en) Information processing device with shared memory, memory order guarantee method using counters fence instructions in relation to cache-oriented requests, and recording medium storing program
JPWO2012098812A1 (ja) マルチプロセッサシステム、マルチプロセッサ制御方法、及びプロセッサ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant