CN106374918A - 一种基于dsp和fpga的高速数字锁相放大器 - Google Patents

一种基于dsp和fpga的高速数字锁相放大器 Download PDF

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Abstract

一种基于DSP和FPGA的高速数字锁相放大器，包括参数收发模块、AD转换器、滤波和放大电路、DA转换器、显示模块、基于DSP的正交相敏解调模块、基于FPGA的CORDIC波形发生模块、方波信号生成模块，其中参数收发模块完成PC机对FPGA和DSP的参数配置；CORDIC波形发生模块可以产生与目标信号同频的单位正弦波形，将其送入AD转换器并经过待测对象得到待测信号；同时方波信号生成模块生成两路方波参考信号，与待测信号在正交相敏解调模块中进行正交矢量运算，得到目标信号的幅值及相位；得到的结果通过参数收发模块传递到PC机显示，也可通过显示模块直接显示。本发明和传统锁相放大器相比，调制频率大于参考频率，消除互相关运算中的乘法，采用DSP和FPGA共同实现。

Description

一种基于DSP和FPGA的高速数字锁相放大器
技术领域
本发明涉及信号处理领域，具体涉及一种基于DSP和FPGA的高速数字锁相放大器。
背景技术
锁相放大器相对于其他的微弱信号检测方法，具有更高的稳定性和灵活性。锁相放大器利用信号的相关性来提取信号，相关性检测可以最大限度的压缩带宽，抑制噪声。传统的锁相放大器采用模拟元器件来实现，但这样会引进更多的噪声。目前，数字锁相放大器得到越来越多的应用。
但市面上常见的数字锁相放大器，如SR830、HF2LI等，其参考信号为正弦信号和余弦信号，在进行互相关检测的时候要进行大量的乘法运算，且调制频率必须和参考频率一致，不仅在一定程度上增加了系统的复杂性，还降低了数字锁相放大器的实时检测速度。
发明内容
本发明要解决的技术问题是：克服现有数字锁相放大器的不足，提出一种基于DSP和FPGA的高速数字锁相放大器。
本发明解决上述技术问题采用的技术方案是：一种基于DSP和FPGA的高速数字锁相放大器，包括参数收发模块、DA转换器、滤波和放大电路、AD转换器、显示模块、基于DSP的正交相敏解调模块、基于FPGA的CORDIC波形发生模块和方波信号生成模块，其中参数收发模块收到来自PC机的命令，对DSP和FPGA进行参数配置；CORDIC波形发生模块产生与目标信号同频的正弦波，将其送入DA转换器，再经过待测对象得到待测信号，待测信号经过滤波和放大电路，送入AD转换器，将其产生的离散序列送入基于DSP的正交相敏解调模块；方波信号生成模块将CORDIC波形发生模块产生的正弦波形sin(ω0t)提取奇次谐波产生两路方波参考信号Square(ωt)和Square(ωt+π/2)；依据互相关检测原理，待测信号与这两路方波参考信号分别在正交相敏解调模块中进行载波运算，产生两路载波信号，并分别通过低通滤波器滤除交流分量，保留直流分量，再进行解调运算，得到目标信号的幅值和相位，后直接送入显示模块显示，也可通过参数收发模块送入PC机进行显示。
更进一步的，基于Xilinx公司的Spartan6系列的FPGA和基于TI公司的C6000系列的DSP，使用单位方波信号作为参考信号，即用加法和减法来代替正交矢量运算中的乘法，减轻处理器负担，并使得调制频率远大于参考频率，其中AD转换器的采样频率和调制频率存在以下关系：
fs＝4n×fm，n≥1
其中fs为采样频率，fm为调制信号频率，n为大于等于1的整数；
调制频率和参考频率存在以下关系：
fm＝(2k-1)fr，k≥1
其中fm为调制信号频率，fr为单位方波参考信号频率，k为大于等于1的整数。
本发明的原理是：参考信号为单位方波信号，是由1和-1组成的离散序列，因此在进行载波信号合成时，并不需要使用真正的乘法器，而只需要改变原始信号的符号位就可以，这样使系统的运算量大大降低，从而减轻处理器的负担。调制频率是参考频率的奇次倍，加快了锁相放大器的工作速度，提高了系统的实时检测速度。
本发明与现有技术相比的优点在于：
(1)本发明和传统锁相放大器相比，调制频率不必和参考频率一致，提高了调制频率，加快了锁相放大器的工作速度。
(2)本发明基于DSP和FPGA，充分利用了两者在数字电路设计方面的优势，使用方波信号作为参考信号，且调制频率大于参考频率，提出了一种基于DSP和FPGA的高速锁相放大器。
总之，本发明提出的这种锁相放大器，可以提高锁相放大器的工作速度，且稳定可靠。
附图说明
图1为本发明的结构组成框图，其中，1为参数收发模块，2为基于FPGA的CORDIC波形发生模块，3为DA转换器，4为方波信号生成模块，5为滤波和放大电路，6为AD转换器，7为基于DSP的正交相敏解调模块，8为显示模块；
图2为本发明的CORDIC波形发生模块组成框图，其中，21为相位累加器，22为地址映射器，23为角度转换器，24为延时单元，25为CORDIC处理单元，26为后处理单元；
图3为本发明的方波信号生成模块组成框图，其中，方波信号生成模块的相位累加器31，32为正弦波存储ROM，33为移相90°；
图4为本发明的正交相敏解调模块组成框图。
具体实施方式
下面结合附图以及具体实施方式进一步说明本发明。
如图1所示，本发明一种基于DSP和FPGA的高速数字锁相放大器，包括参数收发模块1、DA转换器3、滤波和放大电路5、AD转换器6、显示模块8、基于DSP的正交相敏解调模块7、基于FPGA的CORDIC波形发生模块2和方波信号生成模块4，其中参数收发模块1完成PC机对FPGA及DSP的参数配置；CORDIC波形发生模块2可以产生与目标信号同频的正弦波形，将其送入AD转换器并经过待测对象得到待测信号；同时，对CORDIC波形发生模块2产生的正弦波sin(ω0t)提取奇次谐波进行处理，得到两路方波参考信号Square(ωt)和Square(ωt+π/2)；待测信号与两路方波信号在基于DSP的正交相敏解调模块7中进行相关运算，生成两路载波信号，这两路信号分别通过低通滤波器进行滤波处理后，进行解调运算，得到目标信号的幅值及相位；得到的结果通过参数收发模块1传递到PC机显示，也可通过显示模块8直接显示。
如图2所示为CORDIC波形发生模块的组成框图，整个电路是由相位累加器21、地址映射器22、角度转换器23、延时单元24、CORDIC处理单元25、以及后处理单元26构成。把相位累加器21的输出作为LUT的地址，LUT内存储的是与地址一一对应的正弦函数值；获得匹配的地址，通过角度转换器23将其转换为相应的角度，这就完成了相位索引到角度的转换，将转换结果送给CORDIC处理器25；最后根据地址映射器22给出的控制信号对CORDIC处理器25的输出结果进行调整。其中频率控制字μ、LUT深度N、采样频率fs和输出频率fd之间的关系为：
μ = f d × N f s
改变μ即可改变输出频率。
如图3所示为方波信号生成模块组成框图，由于方波信号是：
S q u a r e ( ω t ) = 4 π Σ i = 0 ∞ 1 2 i + 1 s i n [ ( 2 i + 1 ) ω t ]
是由正弦波的奇次谐波组成，方波信号生成模块的相位累加器31的输出实际上就是正弦波存储ROM2的地址值，查表后输出方波Square(ωt)，经过移相90°，生成square(ωt+π/2)。
如图4所示为正交相敏解调模块，基于TI公司的C6000系列的DSP，S1(n)和S2(n)是由1和-1组成的序列，X(n)是待测信号经过AD转换器后生成的离散序列，X(n)和S1(n)和S2(n)分别合成两路信号，这两路信号分别通过低通滤波器进行滤波处理后，进行解调运算，得到目标信号的幅值及相位。
本发明说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (2)

1.一种基于DSP和FPGA的高速数字锁相放大器，其特征在于：包括参数收发模块(1)、DA转换器(3)、滤波和放大电路(5)、AD转换器(6)、显示模块(8)、基于DSP的正交相敏解调模块(7)、基于FPGA的CORDIC波形发生模块(2)和方波信号生成模块(4)，其中参数收发模块(1)收到来自PC机的命令，对DSP和FPGA进行参数配置；CORDIC波形发生模块产生与目标信号同频的正弦波，将其送入DA转换器(3)，再经过待测对象得到待测信号，待测信号经过滤波和放大电路(5)，送入AD转换器(6)，将其产生的离散序列送入基于DSP的正交相敏解调模块(7)；方波信号生成模块(4)将CORDIC波形发生模块(2)产生的正弦波形sin(ω0t)提取奇次谐波产生两路方波参考信号Square(ωt)和Square(ωt+π/2)；依据互相关检测原理，待测信号与这两路方波参考信号分别在正交相敏解调模块(7)中进行载波运算，产生两路载波信号，并分别通过低通滤波器滤除交流分量，保留直流分量，再进行解调运算，得到目标信号的幅值和相位，后直接送入显示模块(8)显示，也可通过参数收发模块(1)送入PC机进行显示。
2.根据权利要求1所述的一种基于DSP和FPGA的高速数字锁相放大器，其特征在于：基于Xilinx公司的Spartan6系列的FPGA和基于TI公司的C6000系列的DSP，使用单位方波信号作为参考信号，即用加法和减法来代替正交矢量运算中的乘法，减轻处理器负担，并使得调制频率远大于参考频率，其中AD转换器的采样频率和调制频率存在以下关系：
fs＝4n×fm，n≥1
其中fs为采样频率，fm为调制信号频率，n为大于等于1的整数；
调制频率和参考频率存在以下关系：
fm＝(2k-1)fr，k≥1
其中fm为调制信号频率，fr为单位方波参考信号频率，k为大于等于1的整数。
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