CN106301660A

CN106301660A - 一种高集成度的40g pos协转硬件实现结构

Info

Publication number: CN106301660A
Application number: CN201610611303.6A
Authority: CN
Inventors: 王朝章
Original assignee: OPHYLINK COMMUNICATION TECHNOLOGY Ltd
Current assignee: OPHYLINK COMMUNICATION TECHNOLOGY Ltd
Priority date: 2016-07-30
Filing date: 2016-07-30
Publication date: 2017-01-04
Anticipated expiration: 2036-07-30
Also published as: CN106301660B

Abstract

本发明公开了一种高集成度的40G POS协转硬件实现结构，包括1RU高度的标准业务板，在标准业务板上沿同一方向依次设置有电源设置区、40G POS双收模块设置区、控制及外围电路设置区、FPGA设置区及10G接口设置区，在40G POS双收模块设置区上设置有4个呈并排设置的40G POS双收模块，且40G POS双收模块的长边为并排方向，单个40G POS双收模块的出纤方向为40G POS双收模块的窄边方向；采用一块1RU高度(44.45mm)的标准业务板，实现8路40G POS数据协转；一块标准业务板可以实现4个信道40G POS数据协转，密度非常之高，一块标准业务板处理达到320Gbps能力。

Description

一种高集成度的40G POS协转硬件实现结构

技术领域

本发明涉及通信设备、数据通信等技术领域，具体的说，是一种高集成度的40GPOS协转硬件实现结构。

背景技术

POS技术是指将IP报文映射到SONET/SDH帧中，并在SONET/SDH网络中传送的技术。在骨干网络中，使用的是40G POS技术，这是已经大量应用的技术。因而通过对骨干网络中的40G POS数据进行采集，是一个很有效的数据采集方法。

目前网络设备对40G POS数据的协转实现方法通常采用通用POS成帧ASIC芯片，这种实现方法简单，但一个芯片只能实现一路40G POS。对于一个链路的信号来说，收发两个方向的数据都要进行处理，这就是我们所说的一个信道，两个方向数据要分别采集。此类ASIC芯片都是标准的收发一体芯片，一个芯片只能实现一个方向的数据采集，芯片发送方向实际上是利用不到的。为实现一个信道的数据采集，需要两个这样的芯片。

数据采集应用领域，市场有限，没有可用的ASIC芯片可以直接应用，只能接受标准的40G POS成帧芯片，一个芯片只能实现一个方向的POS数据采集，可见实现密度很低。同时，40G POS技术已经是当前骨干网络中速度最高的SONET/SDH传送技术，市场方向已经不再往这个方向发展，决定了40G POS芯片需求的减少，提供ASIC解决方案的芯片厂家越来越少，芯片越来越贵，甚至已经难以购买到芯片。

同时，市场上的POS模块，很少有双收模块提供，只能选择收发一体模块，只使用其中的RX方向，发送方向是不用的，造成极大的浪费，且端口密度无法提高。

发明内容

本发明的目的在于提供一种高集成度的40G POS协转硬件实现结构，采用一块1RU高度(44.45mm)的标准业务板，实现8路40G POS数据协转；一块标准业务板可以实现4个信道40G POS数据协转，密度非常之高，一块标准业务板处理达到320Gbps能力。

本发明通过下述技术方案实现：一种高集成度的40G POS协转硬件实现结构，包括1RU高度的标准业务板，在标准业务板上沿同一方向依次设置有电源设置区、40G POS双收模块设置区、控制及外围电路设置区、FPGA设置区及10G接口设置区，在40G POS双收模块设置区上设置有4个呈并排设置的40G POS双收模块，优选的4个40G POS双收模块在40G POS双收模块设置区上呈并排设置；且40G POS双收模块的长边为并排方向，单个40G POS双收模块的出纤方向为40G POS双收模块的窄边方向，使得出纤方向不影响40G POS双收模块的并排放置。

进一步的为更好的实现本发明，特别采用下述设置结构：在所述FPGA设置区内呈并排状设置有4片FPGA，优选的，4片FPGA在FPGA设置区内呈并排状设置，4个所述40G POS双收模块分别与4片FPGA通过高速走线一一连接，且满足相近的FPGA与40G POS双收模块相连接，且40G POS双收模块的连接器一侧靠近FPGA放置，以减小走线长度，40G POS双收模块的出纤方向为面板的反向或者为背板方向。

进一步的为更好的实现本发明，特别采用下述设置结构：所述4片FPGA通过高速走线顺次连接形成环链路，即第一片FPGA与第二片FPGA利用高速走线相连接，第二片FPGA与第三片FPGA利用高速线连接，第三片FPGA与第四片FPGA利用高速走线连接，第四片FPGA与第一片FPGA利用高速走线连接。

进一步的为更好的实现本发明，特别采用下述设置结构：在控制及外围电路设置区上沿40G POS双收模块的并排方向依次设置有CPU、EPLD及时钟模块。

进一步的为更好的实现本发明，特别采用下述设置结构：在所述10G接口设置区内设置有4组呈并排布置的10G接口模块，4组10G接口模块分别与4片FPGA一一连接，且满足相近的FPGA与10G接口模块相连接。

进一步的为更好的实现本发明，特别采用下述设置结构：在任一一组所述10G接口模块内设置有8个10G接口。

进一步的为更好的实现本发明，特别采用下述设置结构：在所述电源设置区内设置有电源。

进一步的为更好的实现本发明，特别采用下述设置结构：在所述标准业务板的高度方向上10G接口设置区侧设置有面板布局区，在面板布局区处沿同一方向依次设置有一个D-SUB电源连接器、8个入纤法兰连接器、一个双口RJ45连接器、4个4*2 SFP+光模块连接器，且4个4*2 SFP+光模块连接器空间位置与4组呈并排布置的10G接口模块呈一一对应。

进一步的为更好的实现本发明，特别采用下述设置结构：在面板布局区处，所述D-SUB电源连接器包括设置在上方的开关和设置在下方的D-SUB接口。

进一步的为更好的实现本发明，特别采用下述设置结构：所述40G POS双收模块设置区、FPGA设置区及10G接口设置区3个区内分别采用一体式散热结构或所述标准业务板整体采用一体式散热结构。

本发明与现有技术相比，具有以下优点及有益效果：

（1）本发明采用一块1RU高度(44.45mm)的标准业务板，实现8路40G POS数据协转；一块标准业务板可以实现4个信道40G POS数据协转，密度非常之高，一块标准业务板处理达到320Gbps能力。

（2）本发明应用于骨干网络，对高速40G POS数据信道进行数据采集，将40G POS数据转换为IP数据，并根据IP报文的五元组信息，根据哈希算法将数据进行分流，将大流量的数据分成小流量数据输出；也可根据业务类型进行数据分类，不同业务从不同端口输出；输出端口为10G以太接口，一个40G POS接口对应多个10G以太接口；以太接口送出的数据，传送给服务器进行数据分析。

（3）本发明使用4个40G POS双收模块并排布局，以及一体散热器方式进行散热，从而得以充分利用PCB板空间，实现达4个40G信道处理；较当前只能处理一个信道的同类产品，密度提高达4倍。

（4）本发明使用FPGA进行POS协议与IP协议的转换，而非ASIC方案，除实现灵活性之外，密度得到极大的提高，避免ASIC方案的缺陷。

（5）本发明所述4片FPGA不仅仅是一个对应一个信道的进行功能实现，而且还将相邻的FPGA通过高速信号连接起来，链接成环，数据可跨到更多的10G端口进行输出，进一步增加了灵活性。

（6）本发明4片FPGA也是进行一体散热器设计，提高了PCB板利用率，同时实现了较好的散热性能。

（7）本发明的面板采用10G接口模块高密度排布，热量高，散热较难，也采用一体散热设计，较好的解决了高密度光模块散热问题。

附图说明

图1为本发明结构示意图。

图2为本发明所述面板布局区结构示意图。

图3为本发明电气功能结构图。

其中，1-开关，2-D-SUB接口，3-入纤法兰连接器，4-双口RJ45连接器，5-4*2 SFP+光模块连接器。

具体实施方式

下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。

实施例1：

一种高集成度的40G POS协转硬件实现结构，采用一块1RU高度(L2=44.45mm)的标准业务板，且L1为405mm，实现8路40G POS数据协转；一块标准业务板可以实现4个信道40G POS数据协转，密度非常之高，一块标准业务板处理达到320Gbps能力，如图1-3所示，包括1RU高度的标准业务板，在标准业务板上沿同一方向依次设置有电源设置区、40G POS双收模块设置区、控制及外围电路设置区、FPGA设置区及10G接口设置区，在40G POS双收模块设置区上设置有4个呈并排设置的40G POS双收模块，优选的4个40G POS双收模块在40G POS双收模块设置区上呈一字型并排设置；且40G POS双收模块的长边为并排方向，单个40G POS双收模块的出纤方向为40G POS双收模块的窄边方向，使得出纤方向不影响40G POS双收模块的并排放置，一个40G POS双收模块的两个接收，可以分别采集一个信道的收、发信号，将40GPOS光信号，转换为SFI-5信号，以备送给FPGA进行处理；SFI-5信号即SERDES成帧器第5级接口，主要信号为16对差分高速数据以及一对SKEW差分高速信号，速率为2.5Gbps。

为充分利用宽度、深度受限制的PCB（标准业务板）面积，板内布局如图1所示，通过这样的布局，才能实现高密度目标。4个40G POS双收模块，面积很大，一个40G POS双收模块面积是114mm*89mm,出纤方向为窄边出纤，且在布局上向上出纤，所以4个并排后宽度约为360mm。去除侧边风扇槽位宽度后，留给PCB的宽度只能达到380mm，因此刚好能够排下4个40G POS双收模块。

在设计使用时，8路40G信号接入40G POS双收模块中，40G POS双收模块采用标准的40G POS模块尺寸的连接器接口，此连接器为300针连接器，将收发一体模块改成双收接收模块，是将发送一路的信号定义为第二路接收，这样，可以提高一倍的接收端口密度。

在设计使用时，使用4个40G POS双收模块呈一字型并排布局，以及一体散热器方式进行散热，从而得以充分利用PCB板空间，实现达4个40G信道处理；较当前只能处理一个信道的同类产品，密度提高达4倍。

实施例2：

本实施例是在上述实施例的基础上进一步优化，进一步的为更好的实现本发明，如图1-3所示，特别采用下述设置结构：在所述FPGA设置区内呈并排状设置有4片FPGA，优选的4个FPGA在FPGA设置区内呈一字并排状设置，4个所述40G POS双收模块分别与4片FPGA通过高速走线一一连接，且满足相近的FPGA与40G POS双收模块相连接，且40G POS双收模块的连接器一侧近FPGA设置，以减小走线长度，40G POS双收模块的出纤方向为面板的反向或者为背板方向，使用FPGA进行POS协议与IP协议的转换，而非ASIC方案，除实现灵活性之外，密度得到极大的提高，避免ASIC方案的缺陷。

实施例3：

本实施例是在上述任一实施例的基础上进一步优化，进一步的为更好的实现本发明，如图1-3所示，特别采用下述设置结构：所述4片FPGA通过高速走线顺次连接形成环链路，即第一片FPGA与第二片FPGA利用高速走线相连接，第二片FPGA与第三片FPGA利用高速线连接，第三片FPGA与第四片FPGA利用高速走线连接，第四片FPGA与第一片FPGA利用高速走线连接，所述4片FPGA不仅仅是一个对应一个信道的进行功能实现，而且还将相邻的FPGA通过高速信号连接起来，链接成环，数据可跨到更多的10G端口进行输出，进一步增加了灵活性。

实施例4：

本实施例是在上述任一实施例的基础上进一步优化，进一步的为更好的实现本发明，如图1-3所示，特别采用下述设置结构：在控制及外围电路设置区上沿40G POS双收模块的并排方向依次设置有CPU、EPLD及时钟模块。

实施例5：

本实施例是在上述任一实施例的基础上进一步优化，进一步的为更好的实现本发明，如图1-3所示，特别采用下述设置结构：在所述10G接口设置区内设置有4组呈并排布置的10G接口模块，4组10G接口模块分别与4片FPGA一一连接，且满足相近的FPGA与10G接口模块相连接，应用于骨干网络，对高速40G POS数据信道进行数据采集，将40G POS数据转换为IP数据，并根据IP报文的五元组信息，根据哈希算法将数据进行分流，将大流量的数据分成小流量数据输出；也可根据业务类型进行数据分类，不同业务从不同端口输出；输出端口为10G以太接口，一个40G POS接口对应多个10G以太接口；以太接口送出的数据，传送给服务器进行数据分析。

实施例6：

本实施例是在上述任一实施例的基础上进一步优化，进一步的为更好的实现本发明，如图1-3所示，特别采用下述设置结构：在任一一组所述10G接口模块内设置有8个10G接口。

实施例7：

本实施例是在上述任一实施例的基础上进一步优化，进一步的为更好的实现本发明，如图1-3所示，特别采用下述设置结构：在所述电源设置区内设置有电源。

实施例8：

本实施例是在上述任一实施例的基础上进一步优化，进一步的为更好的实现本发明，如图1-3所示，特别采用下述设置结构：在所述标准业务板的高度方向上10G接口设置区侧设置有面板布局区，在面板布局区处沿同一方向依次设置有一个D-SUB电源连接器、8个入纤法兰连接器3、一个双口RJ45连接器4、4个4*2 SFP+光模块连接器5，且4个4*2 SFP+光模块连接器5空间位置与4组呈并排布置的10G接口模块呈一一对应。

4个40G POS双收模块向上出纤，然后引到面板法兰（入纤法兰连接器3）上去的。

因为40G POS双收模块的连接器位置与出纤方向是相反的，使用这样的布局，可以让40G POS双收模块的高速信号线与FPGA的走线连接尽量短，高速信号的信号质量能够得到保障。

实施例9：

本实施例是在上述任一实施例的基础上进一步优化，进一步的为更好的实现本发明，如图1-3所示，特别采用下述设置结构：在面板布局区处，所述D-SUB电源连接器包括设置在上方的开关1和设置在下方的D-SUB接口2。

实施例10：

本实施例是在上述任一实施例的基础上进一步优化，进一步的为更好的实现本发明，如图1-3所示，特别采用下述设置结构：所述40G POS双收模块设置区、FPGA设置区及10G接口设置区3个区内分别采用一体式散热结构或所述标准业务板整体采用一体式散热结构。

在设计使用时，在40G POS双收模块设置区处设置一个一体式散热结构为4个40GPOS双收模块进行散热；在FPGA设置区处设置一个一体式散热结构为4片FPGA进行散热；在10G接口设置区处设置一个一体式散热结构为4组10G接口模块进行散热；或将整个标准业务板采用一个一体式散热结构进行整体散热。

如图3所示，4个40G双收POS模块（40G POS双收模块）一一与4片FPGA 40GPOS协转（FPGA）相连接，4片FPGA 40GPOS协转（FPGA）一一与四组8*10Gbase-X（8个 10G接口）相连接，且4片FPGA 40GPOS协转（FPGA）还顺次连接构成环链路。

以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。

Claims

1.一种高集成度的40G POS协转硬件实现结构，其特征在于：包括1RU高度的标准业务板，在标准业务板上沿同一方向依次设置有电源设置区、40G POS双收模块设置区、控制及外围电路设置区、FPGA设置区及10G接口设置区，在40G POS双收模块设置区上设置有4个呈并排设置的40G POS双收模块，且40G POS双收模块的长边为并排方向，单个40G POS双收模块的出纤方向为40G POS双收模块的窄边方向。

2.根据权利要求1所述的一种高集成度的40G POS协转硬件实现结构，其特征在于：在所述FPGA设置区内呈并排状设置有4片FPGA，4个所述40G POS双收模块分别与4片FPGA通过高速走线一一连接，且满足相近的FPGA与40G POS双收模块相连接，且40G POS双收模块的连接器一侧靠近FPGA放置，40G POS双收模块的出纤方向为面板的反向或者为背板方向。

3.根据权利要求2所述的一种高集成度的40G POS协转硬件实现结构，其特征在于：所述4片FPGA通过高速走线顺次连接形成环链路。

4.根据权利要求1-3任一项所述的一种高集成度的40G POS协转硬件实现结构，其特征在于：在控制及外围电路设置区上沿40G POS双收模块的并排方向依次设置有CPU、EPLD及时钟模块。

5.根据权利要求1-3任一项所述的一种高集成度的40G POS协转硬件实现结构，其特征在于：在所述10G接口设置区内设置有4组呈并排布置的10G接口模块，4组10G接口模块分别与4片FPGA一一连接，且满足相近的FPGA与10G接口模块相连接。

6.根据权利要求5所述的一种高集成度的40G POS协转硬件实现结构，其特征在于：在任一一组所述10G接口模块内设置有8个10G接口。

7.根据权利要求1-3，6任一项所述的一种高集成度的40G POS协转硬件实现结构，其特征在于：在所述电源设置区内设置有电源。

8.根据权利要求1-3，6任一项所述的一种高集成度的40G POS协转硬件实现结构，其特征在于：在所述标准业务板的高度方向上10G接口设置区侧设置有面板布局区，在面板布局区处沿同一方向依次设置有一个D-SUB电源连接器、8个入纤法兰连接器（3）、一个双口RJ45连接器（4）、4个4*2 SFP+光模块连接器（5），且4个4*2 SFP+光模块连接器（5）空间位置与4组呈并排布置的10G接口模块呈一一对应。

9.根据权利要求8所述的一种高集成度的40G POS协转硬件实现结构，其特征在于：在面板布局区处，所述D-SUB电源连接器包括设置在上方的开关（1）和设置在下方的D-SUB接口（2）。

10.根据权利要求1-3，6，9任一项所述的一种高集成度的40G POS协转硬件实现结构，其特征在于：所述40G POS双收模块设置区、FPGA设置区及10G接口设置区3个区内分别采用一体式散热结构或所述标准业务板整体采用一体式散热结构。