CN106301456A - 全双工无线电通信中的节能多项式核函数生成 - Google Patents

Abstract

本公开涉及全双工无线电通信中的节能多项式核函数生成。多项式核函数生成器被配置为在通信设备或系统中减轻接收器路径中来自包括非线性组件的发送器路径的非线性特征。多项式核函数生成器操作以生成多项式核函数，该多项式核函数可以被利用来作为被应用于非线性特征的非线性函数的分段多项式近似的函数来建模非线性特征。多项式核函数生成器在无乘法器的架构中生成核函数，其中对数域中的多项式计算使用固定数量的加法器。

Description

全双工无线电通信中的节能多项式核函数生成

技术领域

本公开涉及生成多项式核函数，并且更具体地，涉及生成用于更节能的全双工无线电通信的多项式核函数。

背景技术

非线性特征在面对科学努力的大多数系统中是固有的，并且对广泛的科学领域提出了具体的挑战。非线性系统的行为通常由非线性方程组来描述。非线性方程组是一组联立方程，其中未知数(或在微分方程情况中的未知函数)作为变量出现，该变量是次数高于一的多项式。换句话说，在非线性方程组中，待解的(一个或多个)方程不可以被写为(在方程中出现的)未知变量或未知函数的线性组合。因为非线性方程很难求解，所以非线性系统通常由线性方程近似(线性化)。

非线性方程组(或非线性特征)适用于具有存储器的非线性组件或非线性系统(例如，用于无线通信、有线通信、或光纤通信的功率放大器)的非线性数字预失真方案或非线性数字后失真方案。由展现动态非线性特征(即，具有存储器的非线性行为)的系统组件产生的主要问题是带外辐射和带内失真，这产生诸如能源效率低和性能下降之类的设计问题。非线性预失真方案或非线性后失真方案或它们的组合通过尝试修改(预失真或后失真)非线性系统的输入信号或输出信号来尝试减轻产生自带外辐射和带内失真的副作用。

干扰抵消(canceling)可能是全双工无线电通信的关键技术。一种特定类型的干扰被认为是“自干扰”，自干扰指信号通路之间的干扰。自干扰抵消可以使得低成本组件能够被集成至收发器(例如，通过放松对昂贵双工器的要求)，由此在大规模生产的针对FDD和全双工无线电设备中节省数十亿美元。在数字域中被实现的自干扰抵消技术可以潜在地抵消20-25dB的干扰。

发明内容

本发明的一方面公开了用于减少来自非线性行为的非线性特征的系统，该系统包括：收发器，该收发器包括发送器和接收器，该收发器被配置为在信号处理流水线中发送和接收信号，该信号处理流水线被配置为抵消产生自发送器的发送器路径的自干扰；存储器，该存储器存储可执行组件；以及处理器，该处理器被耦合至存储器，处理器被配置为执行可执行组件或促进可执行组件的执行。可执行组件包括多项式核函数生成器组件，该多项式核函数生成器组件被配置为在对数域中执行多项式计算、生成在输入是定点输入或浮点输入的情况下使用定点运算在对数域中建模发送器的非线性行为的多个核函数、以及通过多个核函数抵消对接收器的信号处理流水线的自干扰。

本发明的一方面公开了被配置为生成一个或多个多项式核函数以抵消全双工通信模式中的非线性行为的装置，该装置包括：多项式核函数生成器，该多项式核函数生成器通过控制器被配置为在对数域中执行多项式计算、在对数域中生成建模发送器路径的非线性行为的多个核函数、以及通过多个核函数来抵消接收器路径中由发送器路径的非线性组件的非线性行为产生的自干扰。

本发明的一方面公开了用于抵消包括多项式核函数生成器的收发器中的全双工通信的自干扰的方法，该方法包括：通过收发器的接收器接收包括来自收发器的发送器的自干扰的差分输入信号；通过控制器在对数域中生成多项式计算；生成使得能够在对数域中建模发送器的非线性行为的一个或多个多项式核函数；以及基于非线性模型用利用一个或多个多项式核函数的一个或多个分段多项式近似来消除接收器内的来自发送器的自干扰。

附图说明

图1是示出根据所描述的各种方面的用于消除非线性失真的非线性系统的框图。

图2是根据所描述的各种方面的多项式核函数生成器组件的示例。

图3是示出根据所描述的各种方面的针对调度控制组件的设置阶段的块。

图4是示出根据所描述的各种方面的针对调度控制组件的设置阶段的另一块。

图5是根据所描述的各种方面的对数组件和转换器块的框图。

图6是根据所描述的各种方面的反对数组件和转换器块的框图。

图7是在对数组件或反对数组件中执行的分段线性近似以生成多项式核函数的示例。

图8是示出根据所描述的各种方面的用于消除非线性失真的非线性系统的另一框图。

图9是示出根据所描述的各种方面的减轻非线性失真的方法的流程图。

图10是用于实现所描述的各种方面的用户设备的示例架构。

具体实施方式

现在将参考附图描述本公开，其中类似的参考编号被用来指类似的元件，并且其中示出的结构和设备不一定按比例绘制。如本文所利用的，术语“组件”、“系统”、“接口”等等旨在指计算机相关的实体、硬件、软件(例如，在执行中)、和/或固件。例如，组件可以是处理器、在处理器上运行的进程、控制器、对象、可执行文件、程序、存储设备、和/或具有处理设备的计算机。通过说明的方式，运行在服务器上的应用和服务器也可以是组件。一个或多个组件可以驻留在进程中，并且组件可以位于一个计算机上和/或分布在两个或更多个计算机之间。本文中可以描述一组元件或一组其他组件，其中术语“一组”可以被解释为“一个或多个”。

此外，这些组件可以执行存储有各种数据结构(例如具有模块)的各种计算机可读存储介质。组件可以通过本地和/或远程过程来进行通信，例如，根据具有一个或多个数据分组(例如，来自与另一组件通过信号在本地系统中、在分布式系统中、和/或跨网络(例如，互联网、局域网、广域网、或具有其他系统的类似网络)进行交互的一个组件的数据)的信号。

作为另一示例，组件可以是具有由电气电路或电子电路操作的机械零件提供的具体功能的装置，其中电气电路或电子电路可以由一个或多个处理器执行的软件应用或固件应用来操作。一个或多个处理器对于装置可以是内部的或外部的，并且可以执行软件应用或固件应用中的至少一部分。作为另一示例，组件可以是通过不具有机械零件的电子组件来提供具体功能的装置；电子组件可以包括一个或多个处理器以执行软件和/或固件，该一个或多个处理器(至少部分地)提供电子组件的功能。

使用示例性词语旨在以具体方式来呈现概念。如在本申请中所使用的，术语“或”旨在表明包含性的“或”而不是排他性的“或”。即，除非以其他方式指定，或从上下文中是清楚的，否则“X采用A或B”旨在表明任意自然包含性的排列。即，如果X采用A；X采用B；或X采用A和B，则“X采用A或B”满足任意前述实例。此外，本申请和所附权利要求中使用的冠词“一”应当一般地被解释为表明“一个或多个”，除非以其他方式指定，或从上下文中清楚地指向单数形式。此外，针对范围，具体实施例和权利要求中使用了术语“包括”、“包含”、“具有”、“有”、“具备”、或它们的变型，这样的术语旨在是包含性的，类似于术语“包括”的方式。

考虑到非线性设备或系统的上述缺陷，公开了用于减少不同非线性组件(例如，功率放大器、全数字或模拟传输或接收链组件、混合数字和模拟组件、多输入多输出(MIMO)组件、或其他非线性设备)的非线性特征的各种方面。具体地，非线性特征可以存在于通信设备的发送路径中，该通信设备的发送路径在相同通信设备的接收路径之内携带并且产生自干扰，尤其是在发送路径或其中的组件在相同通信设备之内比接收路径或其中的接收组件以更高功率水平操作的情形中。相反条件也可以是真的，其中接收路径也能够产生影响发送路径的自干扰。例如，由一个信令路径对另一信令路径(例如，发送路径或发送器组件对接收路径或接收器组件)产生的自干扰非线性特征可以被建模为一个或多个多项式核函数的函数。

例如，涉及机器学习的各种过程可以被应用于用多项式核函数来建模和特征化产生自干扰的非线性特征。例如，各种多项式技术可以被用来概括线性自适应滤波，例如所谓的多项式核函数方法、或其他技术，该多项式技术可以将非线性数据流转换至高维特征空间以用于线性自适应滤波的分段概括。然而，复杂信号(例如，具有自干扰的接收器输入信号)的多项式扩展可以涉及高计算复杂度和硬件实现中的大面积/功率成本，当面对用户设备(例如，移动/无线设备、用户设备、图形设备等等)的紧张的功率/面积约束时，呈现准确且现实的硬件实现困难。此外，完全可配置架构还可以被用来满足不同的仿真和建模架构，从而产生进一步的实现成本。

在所提出的一个解决方案中，本文所公开的多项式核函数生成器组件生成多项式核函数，该多项式核函数采用多项式近似(例如，分段多项式近似等等)来抵消非线性发送器干扰，该非线性发送器干扰出现在接收路径中。多项式核函数生成器组件被设计为无乘法器(在配置中不具有乘法器或乘法元件)、具有用于对复杂输入信号或复杂输入分量(例如，正交的同相分量(I/Q))执行对数计算的对数组件、以及用大约三个加法器生成核函数。参数“K”指被用来建模在信号处理路径(例如发送路径或流)中产生的非线性特征的核函数的数量。此外，多项式核函数生成器的调度组件被配置为在多项式核函数的核心计算中执行对这些三个加法器的调度。多项式核函数生成器组件在指定的时钟频率下实现K+1周期延迟。

所公开的多项式核函数生成器组件架构的优点是，它可以操作以提供用于发送信号的非线性建模的可配置多项式核函数生成的更高效的现实硬件实现。多项式核函数生成器组件可以被用于全双工或FDD无线电通信系统或设备(例如，收发器等等)中的自干扰抵消的全数字实现。相比于用于减少或消除通信设备(例如，用户设备、收发器、或其他这样的设备)中的自干扰的其他硬件实现，所公开的实施例提供了快速多项式核函数生成的更简洁的或空间节省的、节能FPGA或ASIC实现方式。这样，本公开所提出的解决方案作为节能并且面积高效的硬件实现来处理这个潜在的复杂非线性建模问题，例如通过作为快速的无乘法器的、基于对数的、复杂信号输入多项式核函数生成器的多项式核函数生成器组件的硬件实现。多项式核函数生成器组件可以被配置为在多核函数领域中具有全支持和可配置性的K级一般流水式复杂(I/Q)并行输出架构。下面将参考附图描述本公开的附加方面和细节。

图1示出了根据各种方面的用于具有全双工通信能力的非线性通信系统或设备100(例如，收发器、移动/无线通信设备等等)的公开的概述示例。全双工通信可以指在相同时间、同时地、在大约相同时间或同时地在至少两个不同方向中进行通信，例如通过发送和接收通信数据。系统100包括具有非线性组件102的发送器118，该发送器118具有发送路径(处理链)116，该非线性组件102在操作期间或在发送输出112处生成非线性特征或非线性特性。系统100还包括具有多项式核函数生成器组件104的接收器120，该多项式核函数生成器组件104操作以生成输出信号并且通过抵消或消除来自发送器118的干扰接收器120的非线性特征中的至少一部分(被认为是自干扰)来在所期望的属性方面改进接收器处理链114的输出。

例如，发送器118的非线性组件102(例如，功率放大器或其他功率消耗组件)可以以比接收器120更高的功率水平进行操作，该非线性组件102转而对其他信号路径(例如，接收器路径或链)产生自干扰。这样，发送器118与接收器120之间的功率消耗的差异产生非线性特征(自干扰)，该非线性特征影响相同通信设备或系统100之内的接收器120的接收器链处理。多项式核函数生成器组件104通过利用三个加法器(如图2中所示出的，加法器202、204、和206)并且不依赖于(没有)任何乘法器元件来生成一个或多个多项式核函数以减少或抵消从发送器蔓延至接收器120的自干扰。例如，多项式核函数生成器组件104在没有乘法器的情况下并且基于固定数量的加法器(例如，三个或其他数量)生成多项式核函数，该多项式核函数可以被用于多项式近似(例如，分段多项式近似)以抵消由发送器118的非线性特征产生的影响接收器120的自干扰，其中任意数量的多项式核函数在数量上可以实时动态地或即时地(on the fly)改变。

本文所使用的术语多项式核函数可以指这样的核函数，该核函数可以与支持向量机(SVM)或(被应用于信号处理链(例如，接收器链114)的)其他核函数化的模型(例如，多项式核函数方法)一起使用，例如，这些SVM或其他核函数化的模型被配置为将非线性数据流转换至高维特征空间以用于线性自适应滤波。多项式核函数(或核函数)可以是在原始变量或输入参数的多项式上的特征空间中的向量(例如，训练样本)的相似性的数据函数，这使能对来自发送路径116的非线性行为的学习或建模。多项式核函数可以标识输入样本(例如，复杂输入I/Q分量和其中的干扰)的给定特征或属性的相似性，而且可以标识信号属性的组合。例如，多项式核函数的特征空间可以在需要被学习或被建模的参数数量没有大的爆发的情况下等于或类似于多项式回归的特征空间。例如，当输入特征是二值化(布尔值)时，特征可以对应于输入特征的逻辑合取。

在一个方面，通信设备或系统100可以包括全数字设备或收发器，以便非线性组件102和所有其他组件可以包括全数字组件。例如，系统100可以包括具有发送器处理链116的发送器118和具有发送器处理链114的接收器120，该接收器120具有数字组件，该数字组件具有数字接收器处理链114。例如，如图1所示，发送器处理链116和接收器处理链114可以被耦合至一个或多个不同处理器或相同处理器106(例如，数字信号处理器、微控制器、或其他处理设备)，但是不限于被配置为本领域普通技术人员可以想到的任一特定处理器。

具有非线性组件102的通信设备或系统100可以展现或生成不同退化元件，例如非线性特征失真、线性失真、或记忆效应，其中非线性特征失真和记忆效应在本文中可以被称为非线性特征或动态非线性特征，并且非线性行为可以根据一个或多个非线性特征函数进行描述。具体地，非线性失真指由系统、设备电路、或组件(例如，功率放大器)关于输入或输入振幅的非线性特性(例如，AM(调幅)AM和AM-PM(调相)特性)产生的波形失真。线性失真可以指由电路的线性频率特性(信号分量中出现的频率特性)产生的波形失真，并且记忆效应指由非线性组件102的非线性特性与系统100的各种频率特性(失真分量中出现的频率特性)之间的相互关系产生的波形失真。例如，在简单的放大器模型中，仅利用非线性失真(AM-AM和AM-PM特性)，放大器或非线性组件102的输出可以由当前输入110唯一地确定。然而，当存在线性失真或记忆效应时，在时域方面，放大器的输出可以不仅与当前输入有关，而且与放大器的先前输入、先前状态、和/或先前输出相关。

系统100还包括作为接收器120或接收器路径114的一部分的多项式核函数生成器组件104、处理器106、和数据存储设备108。多项式核函数生成器104可以操作以通过建模或生成可以建模非线性组件102的非线性特征的若干核函数来降低由非线性组件或设备102展现出来的非线性特征。例如，可以基于多项式近似(例如，基于正被生成的多项式核函数的分段多项式近似)来生成非线性模型。

参考图2，其示出了由诸如被配置为在FDD或全双工模式的通信中操作的移动/无线通信设备、收发器、或其他通信设备之类的通信设备100包括的多项式核函数生成器组件104的示例架构。作为示例架构，多项式核函数生成器组件104包括加法器202、204、和206、调度控制器组件208、反转换器组件210、对数组件212和214、选择组件220、222、224、和226、以及反对数组件216和218。

多项式核函数生成器组件104的示例架构提供了无乘法器(没有任何乘法器或乘法器组件)的方法以执行多项式核函数生成。多项式核函数生成器组件104可以通过对数组件212和214在对数域(例如，以2为底的对数域)中执行多项式计算，以在不利用乘法器的情况下幂指数可以被转换为常量乘法等同物。为了计算多项式近似，对数计算的底可以是输入信号114(例如I/Q信号)的输入信号幂，其可以被处理为多循环加法以生成多项式核函数224作为多项式核函数生成器组件104的输出。

调度控制组件208提供对信号处理链230和232的输入数据的调度和串行化，信号处理链230和232分别对应于对第一输入信号分量(IN_I)和第二输入信号分量(IN_Q)的处理。调度控制组件208在生成多项式核函数输出到反转换器组件210中可以仅使能固定数量的加法器(例如，三个)作为核心计算的部分。基于多项式的次数，或基于与当前检测到的信号处理路径230和232中来自图1的发送器118和发送路径116的自干扰相关的多项式建模的最高幂，沿信号处理链的信号处理的每次迭代可以生成针对多项式建模过程的不同多项式核函数。例如，调度组件208可以包括有限状态机(FSM)，该FSM可以在有限数量的状态下操作，该有限数量的状态可以被用来将选择信号提供至选择组件220、222、224、和226(例如，(一个或多个)复用器、(一个或多个)选择过滤器等等)和反转换器210(例如，解复用器、并行信号生成器等等)，其转而指示何时或哪个输出在下游将被处理。反转换器210然后在沿链的一个或多个点处累加或存储来自信号处理链230和232的每个核函数，并且并行输出多项式核函数作为输出224。因此，反转换器210可以执行串并转换以同时并行输出所有K个核函数或同时一起输出同相分量和正交分量中的每个核函数。

在另一方面，信号处理路径230包括输入信号的同相分量，该同相分量可以被(例如来自图1的发送器118或发送路径116的非线性行为)自干扰影响。输入In_I由生成对数计算的对数组件212接收，该对数计算将In_I转换至对数域(例如，以2为底的对数，或其他底的对数)。对数组件212被耦合至选择组件222，该选择组件222在连接至对数组件212和选择组件222的第一选择输入连接处接收对数计算结果。选择组件222还从调度控制组件208通过选择路径240接收选择信号，调度控制组件208调度一个或多个不同输入以被向下游提供至加法器222。选择组件222还被耦合至反馈路径224以接收从第三加法器206输出的反馈信号。因此，选择组件222利用选择信号、输入信号、和反馈信号来在多个处理路径处生成到第一加法器202的输入。

信号处理路径230还包括第一反对数组件216，该第一反对数组件216将加法器202的结果从对数数字转换为定点数。反对数组件216的结果被提供至反转换器210作为多项式核函数，并且被提供至附加选择组件226，该附加选择组件226被配置为通过基于反对数输入、反馈路径234的反馈信号、经由选择路径242的选择信号、以及来自经处理的输入信号In_Q的第二信号处理路径232的输入信号来生成到加法器206的输入信号，从而类似于选择组件222进行操作。

第二信号处理路径232具有类似于信号处理路径230的组件和功能。第一选择组件220首先接收输入In_Q和经由反馈路径234的反馈信号，并且经由信号处理链230和232基于调度控制组件208针对给定核函数的迭代或核函数生成的循环的FSM状态来生成输入。例如，生成K个核函数的总循环延迟是K+1，其中K是正整数。因此，多项式核函数生成器组件104包括总循环延迟，该总周期延迟不考虑被用来建模自干扰的多项式近似技术的次数，或换句话说，数量K可以基于多项式建模的次数或正被检测的自干扰而动态地变化。

选择组件220被耦合至对数组件214，并且基于馈入到信号处理链232的反馈路径234的反馈信号和输入(In_Q)来向对数组件214提供一个或多个输入。每个对数组件212和214的输出可以被提供至反转换器组件210，例如，作为对数域中的多项式核函数。选择组件224还基于来自调度控制组件208的经由选择路径246的选择信号和一个或多个输入信号来向第二加法器204提供输入。选择组件224还可以接收经由反馈路径234的反馈信号和选择信号，反馈路径234连接至第三加法器206的输出或信号处理链230和232二者的输出的组合处，选择组件224还可以被用来配置将哪些输入与对数组件214的对数输出一起提供至加法器204。第二加法器204然后组合输入，并且将它们输出作为到反对数组件218的对数输入，该反对数组件218进一步将对数结果转换为到定点数以至选择组件226。反对数组件216和218的输出还可以被提供至反转换器组件210作为定点核函数。

在一个实施例中，多项式核函数生成器组件104可以被配置为集成电路(例如，专用集成电路(ASIC)、现场可编程门阵列(FPGA)、或被配置以生成用于多项式建模接收器之内由相同设备中的发送器产生的自干扰的核函数的其他处理设备)。多项式核函数生成器组件104具有如下优点：当动态地扩展和处理不同数量的核函数或不同级的核函数以用于基于在非线性特征中标识的一个或多个标准/属性或被设置为建模非线性特征或自干扰的特定多项式建模次数进行非线性建模时，能够容纳复杂(I/Q)信号。

输入I/O信号114(In_I、In_Q)是来自发送器数据路径的样本输入信号(I/Q)。多项式核函数生成器组件104可以操作以在定义的样本时间间隔处对输入进行取样，并且在给定延迟周期中生成期望的核函数输出(I/Q)。输出被存储在反转换器210中，反转换器210然后在核函数计算的结束处或基于指示结束的选择信号来生成所有并行输出。下面的Eq.1-Eq.3中示出了证明核函数生成的详细方程。

def：signalIn＝x+jy，其中作为(I/Q)的每个输入信号(signalIn)在定义中可以包括实数分量(x)和虚数分量(jy)；

def：signalOut(k)＝out_I(k)+out_Q(k)，其中输出信号的定义可以包括每个信号分量(I/Q)的输出，并且每个信号分量(I/Q)的输出也可以被定义为具有实数分量和虚数分量的复数。下面的方程基于这些定义证明了由多项式核函数生成器组件104的各种组件生成的操作：

$signalOut\left(k\right)=signalIn|signalIn{|}^{k-1}=(x+jy)\·({\sqrt{x^2+y^2)}}^{k-1}---(Eq.1);$

$\left\{\begin{array}{c}{x}^2={\log }^{-1}\left(2\log x\right)={\log }^{-1}\left(\log x+\log x\right)\\ y^2={\log }^{-1}\left(2\log y\right)={\log }^{-1}\left(\log y+\log y\right)\end{array}\right.---\left(Eq.2\right);$

$\begin{array}{c}\log \left(signalOut\right)=\left\{\begin{array}{c}\log x+\left(k-1\right)/2\·\log \left(x^2+y^2\right)\\ \log y+\left(k-1\right)/2\·\log \left(x^2+y^2\right)\end{array}\right.\\ =\left\{\begin{array}{c}\log x+\[\left(k-1\right)\·\log \left(x^2+y^2\right)\]>>2\\ \log y+\[\left(k-1\right)\·\log \left(x^2+y^2\right)\]>>2\end{array}\right.\\ \stackrel{{\log }^{-1}}{\→}{\mathrm{out}}_I\left(k\right)+{\mathrm{out}}_Q\left(k\right)\end{array}---\left(Eq.3\right).$

通过采用原始方程的对数针对SignalOut来定义，上述推导使得原始幂指数能够被有效地转换为单个常量乘法项。信号幂还可以通过采用独立对数并且将实数部分与虚数部分相加来获得。每个核函数之间的差异是K-1乘以信号幂的对数，因此常量乘法被简化为将通过每个周期延迟(如利用加法器202、204、和206)累加的相同项相加。

参考图3，其示出了根据所描述的各种方面的K＝5多项式核函数的调度图的示例。三个加法器202、204、和206在时钟周期t＝1、2、和3处被示出，其中多项式核函数基于调度控制组件208中的FSM的状态和经由一个或多个路径240、242、和244的选择信号在定点域或在对数域中被输出。虽然图3中示出了五个核函数来说明加法器202、204、和206的输入和输出，但是也可以用K+1的时钟周期时间来生成其他数量的核函数(例如，7、11等等)。多项式核函数生成器组件104因此能够在单个时钟周期中输出多项式核函数，并且在K+1的时钟周期中生成给定多项式次数的所有核函数。因此，如果十一个多项式核函数被确定为更接近地建模给定自干扰，则所有十一个核函数将花费十二个周期，例如，其中时钟的一次跳动(tick)(未示出)是一个周期。

图3示出了调度控制组件208的有限状态的示例表示。在时钟跳动一处，t＝1，主要使用三个加法器202、204、和206来执行计算，其中有一个加法器没有被使用。在时钟跳动二处，t＝2，加法器(例如，加法器206)可以将输出提供至对数组件从而提供对数域中的数据，以及将输出提供至移位器以移位对数输出。在时钟跳动三处，t＝3，所有三个加法器202、204、和206都被选择信号激活以使用。

图4示出了时钟跳动四处(t＝4)的时钟信号、输入、和输出，其中所有三个加法器202、204、和206都被利用。此外，在时钟跳动五处(t＝5)，所有三个加法器也都被利用或被激活用于核函数生成。在时钟跳动六处(t＝6)，或在最后一个核函数处，两个加法器针对正交和同相分量核函数被激活。在时钟跳动六之后，所有五个核函数被生成以被提供作为输出来用于次数为五的多项式建模中的进一步建模。

现在参考图5，其示出了根据本文所描述的各种方面的作为图2的对数组件212或214的示例的对数组件500的示例。如上所述，固定数据路径或信号处理链230或232中的计算可以使用定点运算来执行。对数处理器500的输出可以基于正从定点到IEEE754转换器501接收到的输入来产生用于处理的定点数，该定点到IEEE754转换器501将定点输入转换为IEEE754协议。例如，定点转换器501可以接收十比特数，并且生成32比特浮点数，该32位浮点数然后被输入至对数组件500。或者，定点转换器501可以在架构中被消除以进一步适应浮点数核函数生成，其中到多项式核函数生成器组件104的输入可以是浮点数。本公开在核函数生成过程中不限于定点运算，但是为了节能的原因，定点运算也可以由多项式核函数生成器组件104利用。

如图5的底部所示出的，定点数被表示为32比特数，其中最高有效位表示符号，接下来的8比特表示整数，以及剩余的23比特表示小数部分。定点运算在图2的多项式核函数生成器组件104中减少功率并且提升性能。如下面所描述的，对数组件500包括范围选择逻辑510(例如，图7中示出的范围)，该范围选择逻辑510使用输入单精度数的尾数的前三比特来确定要使用哪个线性方程。基于尾数值的一部分，范围选择510逻辑的输出被用来针对上面正被使用的方程(如图7中进一步示出的)的细节来选择适当的常量和系数。范围选择510检验尾数的MSB，然后针对使用各种范围(例如，图7中示出的范围)的对数近似来选择适当的线性方程。来自单精度的指数的偏差首先通过将它添加至-127(0x81是十六进制表示)来移除，其由增值块520并且求逆最高有效位(MSB)来实现。在选择正确的常量和系数之后(如图7中进一步示出的)，输出被馈入3：2压缩器530和后续的完成加法器540。系数(如图7中进一步示出的)可以是基于尾数部分是何区间的成员来对尾数部分进行设定比特数的比特移位。

在对数域中计算取幂产生以精度为代价的简单乘法。如果输入至对数组件500的数在0和1之间，并且该数可以被使用一组线性区间进行快速的计算，则误差最小化。本公开的实施例使用对数运算以使用以2为底的对数单位(使用线性插值来实现)来计算对数组件212或214中的取幂。由于输入至以2为底的对数运算的数在0和1之间，因此计算的精确性被大部分保留。

参考图6，其示出了可以被配置为图2的反对数组件216或218的反对数组件600的示例。反对数处理器600可以接收32比特定点表示作为输入。反对数处理器使用具有一组区间(例如，四个区间)的线性插值来近似单精度输出的尾数部分。

产生的单精度数的指数通过在加法器602中将127(0x7F)加至表示定点输入的整数部分的8比特以获得偏置负指数。尾数部分通过如方程中示出的线性插值并且使用各种系数来进行计算(如图7中进一步示出的)。可以使用输入定点数的小数部分的比特移位来计算这些系数，并且适当的常量基于范围选择逻辑610来选择(例如，从图7中示出的范围的范围值来选择)，该范围选择逻辑610可以是与图5中示出的范围移位逻辑500相同或类似的逻辑。例如，4：2压缩器620在将产生的进位和总和传递至24b完成加法器630之前将四个输入相加。完成加法器630可以由四元树加法器来实施，其可以是高效加法器。

参考图7，其示出了对数组件212和214与反对数组件216和218的近似图。定点数可以通过转换块(例如，定点到IEEE754转换器501)进行处理，在转换器501中，优先编码器可以提取这个数的符号、指数、和尾数以将它匹配至IEEE754单精度标准。对数组件212和214利用分段线性近似，例如，如图7中示出的，以用于输入范围从1至2的以2为底的对数计算，该分段线性近似本质上做出对尾数的对数的估计，并且加回指数以获得定点近似结果。分段线性近似实现低于0.76％的平均误差，其中位于最初位置有4.63％的最大误差。

参考图8，其示出了根据所公开的各种方面的类似于图1的收发器的另一示例。接收器120还包括失真组件802和核函数数量组件804。失真组件802可以被配置为基于接收到的多个核函数用分段多项式近似来生成非线性行为的模型。例如，分段多项式近似可以操作以生成接收器120之内检测到的由发送器118的更大功率消耗产生的非线性特征的模型。非线性特征可以是动态的，由此建模次数基于由失真组件802检测的非线性特征信号的一个或多个属性可以是动态的。

核函数数量组件804被配置为确定建模非线性行为的核函数的数量，从而基于核函数的数量生成多个多项式以基于与到接收器120的输入分量相关的一组标准来线性地过滤自干扰。核函数数量组件804然后可以通过接收器处理器106将要被生成的核函数的数量提供至多项式核函数生成器组件104，或直接提供至图2的调度控制组件208。被建模的非线性特征然后可以被反向地应用为例如与输入信号110一起接收到的预失真、后失真信号。

虽然本公开之内描述的方法在本文中被示出和描述为一系列动作或事件，但是应当理解的是，这样的动作或事件的所示出的顺序不以限制意义被解释。例如，除了本文所示出和/或描述的顺序，一些动作可以以不同顺序出现和/或与其他动作或事件同时出现。此外，不是所有示出的动作都被要求用来实现本说明书的一个或多个方面或实施例。此外，本文描绘的一个或多个动作可以在一个或多个单独动作或阶段中被实施。

参考图9，其示出了用于抵消包括多项式核函数生成器(例如，多项式核函数生成器组件104)的收发器中的全双工通信中的自干扰的方法900。方法在902处开始，通过收发器的接收器接收包括来自收发器的发送器的自干扰的差分输入信号。

在904处，方法900包括通过控制器生成对数域中的多项式计算。例如，生成对数域中的多项式计算可以包括对输入(例如，In_I、In_Q)执行以2为底的对数计算，其可以被用来生成用于分段线性近似的对数域中的核函数。

在906处，一个或多个多项式核函数(例如，通过多项式核函数生成器组件104)被生成，这使得能够在对数域中建模发送器的非线性行为。

在909处，接收器之内的来自发送器的自干扰基于非线性模型用利用一个或多个多项式核函数的一个或多个分段多项式近似被消除(例如，通过失真组件702)。

方法还可以包括基于被选择性地输入至接收器的三个加法器的差分输入信号来(例如，通过调度控制组件209)调度输入。在一个方面，一个或多个多项式核函数的生成包括将三个加法器的输出生成至反转换器(例如，反转换器组件210)，该反转换器被配置为在K+1时钟周期中提供一个或多个多项式核函数的并行输出，其中K包括某一数，该数包括一个或多个多项式核函数的正整数。

方法900还可以包括在对数域中执行多项式计算的反对数计算以及将反对数计算的结果提供至至少一个加法器，该至少一个加法器被配置为在接收器中独立于乘法或乘法器来生成一个或多个多项式核函数。

为了提供本公开的主题的各种方面的进一步上下文，图10示出了可以使能或利用本文所公开的特征或方面的与对网络的访问相关的访问(用户)设备(例如，基站、无线接入点、毫微微接入点等等)的实施例的框图。

与对网络的访问相关的访问设备、UE、和/或软件可以通过分段1002₁-1002_B(B是正整数)从无线设备、无线端口、无线路由器等等接收(一个或多个)信号以及将(一个或多个)信号发送至无线设备、无线端口、无线路由器等等。分段1002₁-1002_B可以在与对网络的访问相关的访问设备和/或软件的内部和/或外部，并且可以由监视器组件1004和天线组件1006来控制。监视器组件1004和天线组件1006可以耦合至通信平台1008，该通信平台1008可以包括提供用于处理和操作接收到的(一个或多个)信号和将被发送的其他(一个或多个)信号的电子组件和相关联的电路。

在一个方面中，通信平台1008包括接收器/发送器1010，该接收器/发送器1010在接收到模拟信号时可以将模拟信号转换为数字信号，并且当发送时可以将数字信号转换为模拟信号。此外，接收器/发送器1010可以将单个数据流分为多个、并行数据流，或执行相反操作。复用器/解复用器1012可以被耦合至接收器/发送器1010，该复用器/解复用器1012可以促进信号在时间空间和频率空间中的操作。复用器/解复用器1012可以根据诸如时分复用、频分复用、正交频分复用、码分复用、和空分复用之类的各种复用方案来复用信息(数据/流量和控制/信令)。此外，复用器/解复用器组件1012可以加扰和传播信息(例如，代码，根据本领域已知的任何代码，例如Hadamard-Walsh代码、Baker代码、Kasami代码、多相代码等等)。

调制器/解调器1014也是通信平台1008的一部分，该调制器/解调器1014可以根据多种调制技术来调制信息，例如频率调制、振幅调制(例如，M阶正交振幅调制，其中M是正整数)、相移键控等等。

与对网络的访问相关的访问设备和/或软件还包括处理器1016，该处理器1016被配置为至少部分地向访问设备和/或软件中的基本上任何电子组件提供功能。具体地，处理器1016可以例如通过监视器组件1004、天线组件1006、以及它们中的一个或多个组件来促进访问设备和/或软件的配置。此外，访问设备和/或软件可以包括显示界面1018，该显示界面1018可以显示控制访问设备和/或软件的功能的功能或显示其操作条件。此外，显示界面1018可以包括向终端用户传达信息的屏幕。在一个方面，显示界面1018可以是液晶显示器、等离子面板、基于单片薄膜的电致变色显示器等等。此外，显示界面1018可以包括促进声学标记的通信的组件(例如，扬声器)，该组件还可以结合向终端用户传达操作指令的消息被使用。显示界面1018还可以促进数据输入(例如，通过链接的键盘或通过触摸手势)，这可以使得访问设备和/或软件接收外部命令(例如，重启操作)。

宽带网络接口1020促进访问设备和/或软件到服务提供商网络(未示出)的连接，宽带网络接口1020可以包括通过(一个或多个)回程链路(未示出)的一个或多个蜂窝技术(例如，第三代合作伙伴项目通用移动通信系统、全球移动通信系统等等)，其使能输入和输出数据流。宽带网络接口1020对于访问设备和/或软件可以是内部的或外部的，并且可以利用显示界面1018与终端用户交互以及传递状态信息。

处理器1016可以被功能性地连接至通信平台1008，并且可以促进对数据(例如，符号、比特、或芯片)的针对复用/解复用的操作，例如影响直接和逆快速傅里叶变换、调制比率的选择、数据分组格式的选择、分组间隔时间等等。此外，处理器1016可以通过数据、系统、或地址总线1022被功能性地连接至显示界面1018和宽带网络接口1020，从而向每个这样的组件至少部分地提供功能。

在访问设备和/或软件中，存储器1024可以留存位置和/或(一个或多个)覆盖区域(例如，宏区域、(一个或多个)标识符)访问列表，位置和/或覆盖区域访问列表可以通过访问设备和/或软件区域情报来授权到无线覆盖的访问，访问设备和/或软件区域情报可以包括访问设备和/或软件的无线环境中的覆盖区域的排列、相关联的无线电链路质量和强度等等。存储器1024还可以存储数据结构、代码指令和程序模块、系统或设备信息、用于加扰的代码序列、传播和导频传输、接入点配置等等。处理器1016可以被耦合(例如，通过存储器总线)至存储器1024，从而存储和取回被用来向访问设备和/或软件之内驻留的组件、平台、和接口操作和/或提供功能的信息。

如本主题说明书中所采用的，术语“处理器”可以指基本上任意计算处理单元或设备，包括但不限于包括单核处理器、具有软件多线程处理能力的单个处理器、多核处理器、具有软件多线程执行能力的多核处理器、具有硬件多线程技术的多核处理器、并行平台、和具有分布式共享内存的并行平台。此外，处理器可以指集成电路、专用集成电路、数字信号处理器、现场可编程门阵列、可编程逻辑控制器、复杂可编程逻辑设备、离散门或晶体管逻辑、离散硬件组件、或被设计为执行本文所描述的功能和/或过程的它们的任意组合。处理器可以利用纳米级架构，例如但不限于基于分子和量子点的晶体管、交换机、和门，从而优化空间利用或增强移动设备的性能。处理器还可以被实现为计算处理单元的组合。

在本主题说明书中，诸如“存储”、“数据存储”、“数据存储设备”、“数据库”和本质上与组件和/或过程的功能和操作相关的任意其他信息存储组件之类的术语指“存储器组件”、或“存储器”中实施的实体、或包括存储器的组件。注意，本文所描述的存储器组件可以是易失性存储器或非易失性存储器，或可以包括易失性存储器或非易失性存储器。

通过说明而不是限制的方式，例如，非易失性存储器可以被包括在存储器、非易失性存储器(参见下面)、磁盘存储设备(参见下面)、和存储器存储设备(参见下面)中。此外，非易失性存储器可以被包括在只读存储器、可编程只读存储器、电子可编程只读存储器、电可擦除可编程只读存储器、或闪速存储器中。易失性存储器可以包括随机存取存储器，其作为外部缓存存储器。通过说明而不是限制的方式，随机存取存储器有多种可用的形式，例如同步随机存取存储器、动态随机存取存储器、同步动态随机存取存储器、双倍数据速率同步动态随机存取存储器、增强型同步动态随机存取存储器、同步链接动态随机存取存储器、和直接Rambus随机存取存储器。此外，本文的系统或方法所公开的存储器组件旨在包括但不限于包括这些以及任意其他适当类型的存储器。

示例可以包括主题，例如方法、用于执行方法的动作或块的装置、包括指令的至少一个机器可读介质，当指令被机器执行时，使得机器执行根据本文所描述的实施例和示例的用于使用多个通信技术的并行通信的方法的动作、或装置或系统的动作。

示例1是用于减少来自非线性行为的非线性特征的系统，该系统包括：收发器，该收发器包括发送器和接收器，该收发器被配置为在信号处理流水线中发送和接收信号，该信号处理流水线被配置为抵消产生自发送器的发送器路径的自干扰；存储器，该存储器存储可执行组件；以及处理器，该处理器被耦合至存储器，处理器被配置为执行可执行组件或促进可执行组件的执行。可执行组件包括多项式核函数生成器组件，该多项式核函数生成器组件被配置为在对数域中执行多项式计算、生成在输入是定点输入或浮点输入的情况下使用定点运算在对数域中建模发送器的非线性行为的多个核函数、以及通过多个核函数抵消对接收器的信号处理流水线的自干扰。

示例2是包括示例1的主题的系统，其中，信号处理流水线包括与输入信号的输入分量和在数量上对应于多个核函数的多个并行核函数输出相对应的一个或多个串行流水线。

示例3是包括示例1-2的主题的系统，包括或省略元件，其中，可执行组件还包括失真组件，该失真组件被配置为基于多个核函数用分段多项式近似来生成非线性行为的模型以抵消接收器中的自干扰。

示例4是包括示例1-3的主题的系统，包括或省略元件，其中，发送器被配置为通过消耗比接收器更多的功率来生成对接收器的自干扰。

示例5是包括示例1-4的主题的系统，包括或省略元件，其中，信号处理流水线被配置为全数字、全双工或频分双工流水线。

示例6是包括示例1-5的主题的系统，包括或省略元件，其中，多项式核函数生成器组件包括三个加法器，三个加法器被串行地互相耦合以生成多个核函数。

示例7是包括示例1-6的主题的系统，包括或省略元件，其中，信号处理流水线包括沿多项式核函数生成器组件到反转换器的单独串行处理路径独立地处理的正交分量和同相分量，反转换器被配置为并行输出多个核函数。

示例8是包括示例1-7的主题的系统，包括或省略元件，其中，多项式核函数生成器组件还被配置为在包括K+1的延迟的情况下生成多个核函数，其中K是比零大的整数并且包括所述多个核函数的核函数的数量。

示例9是包括示例1-8的主题的系统，包括或省略元件，其中，多项式核函数生成器组件包括：三个加法器，该三个加法器沿信号处理流水线被互相耦合，该信号处理流水线被配置为处理输入信号的同相分量和正交分量；多个对数计算组件，多个对数计算组件被配置为生成到三个加法器中的至少两个加法器的对数域中的对数输出；以及多个反对数组件，多个反对数组件分别被耦合至多个对数计算组件，多个反对数组件被配置为从由三个加法器中的至少两个加法器提供的对数输入来生成反对数输出。

示例10是包括示例1-9的主题的系统，包括或省略元件，其中，多项式核函数生成器组件还包括生成选择信号的调度组件，选择信号基于有限状态机的状态通过三个加法器来调度具体多项式核函数的生成。

示例11是包括示例1-10的主题的系统，包括或省略元件，其中，多项式核函数生成器组件还被配置为在一个时钟周期中生成多个核函数中的一个核函数，并且在K+1个周期中生成多个核函数，其中K是正整数。

示例12是包括示例1-11的主题的系统，包括或省略元件，其中，可执行组件还包括：核函数数量组件，该核函数数量组件被配置为确定多个核函数的核函数的数量，多个核函数基于与接收器的输入相关的一组标准来线性地过滤自干扰。

示例13是被配置为生成一个或多个多项式核函数以抵消全双工通信模式中的非线性行为的装置，该装置包括：多项式核函数生成器，该多项式核函数生成器通过控制器被配置为在对数域中执行多项式计算、在对数域中生成建模发送器路径的非线性行为的多个核函数、以及通过多个核函数来抵消接收器路径中由发送器路径的非线性组件的非线性行为产生的自干扰。

示例14是包括示例13的主题的装置，其中，多项式核函数生成器还包括：差分输入路径，该差分输入路径包括第一信号处理路径和第二信号处理路径，该第一信号处理路径和第二信号处理路径被配置为分别接收差分输入信号的正交分量和同相分量；第一选择组件，该第一选择组件被配置为基于控制器的有限状态来将同相分量提供至第一信号处理路径的第一加法器；第二选择组件，该第二选择组件被配置为基于控制器的有限状态来将正交分量提供至第二信号处理路径的第二加法器；以及第三选择组件，该第三选择组件被配置为基于控制器的有限状态来将第一信号处理路径的输出和第二信号处理路径的输出提供至第三加法器。

示例15是包括示例13-14的主题的装置，包括或省略元件，其中，多项式核函数生成器还包括反馈路径，该反馈路径被配置为将第三加法器的输出提供至耦合至第二加法器的第二选择组件。

示例16是包括示例13-15的主题的装置，包括或省略元件，其中，多项式核函数生成器还包括差分输入路径，该差分输入路径包括第一信号处理路径和第二信号处理路径，该第一信号处理路径和第二信号处理路径分别包括：对数组件，该对数组件被配置为对来自发送器路径的具有自干扰的输入信号采用以2为底的对数计算进行分段线性近似，并且生成对数输出；以及反对数组件，该反对数组件被配置为从反对数计算加法器生成对数输出的反对数。

示例17是包括示例13-16的主题的装置，包括或省略元件，其中，第一信号处理路径的第一加法器和第二信号处理路径的第二加法器在每个时钟周期生成多个核函数的不同核函数。

示例18是包括示例13-17的主题的装置，包括或省略元件，其中，多项式核函数生成器还包括反转换器，反转换器被配置为在接收路径之内并行输出多个核函数，并且抵消接收器路径中由发送器路径的非线性组件产生的自干扰。

示例19是包括示例13-18的主题的装置，包括或省略元件，其中，非线性组件还包括功率放大器，并且发送路径响应于全双工通信模式下的操作比接收路径消耗更多的功率。

示例20是包括示例13-19的主题的装置，包括或省略元件，其中，多项式核函数生成器还包括差分输入路径，该差分输入路径包括第一信号处理路径和第二信号处理路径，第一信号处理路径和第二信号处理路径被配置为分别接收复杂输入分量信号，并且独立于乘法器且根据三个加法器来生成多个核函数。

示例21是包括示例13-20的主题的装置，包括或省略元件，其中，多项式核函数生成器还被配置为通过分段非线性多项式近似在等于多个核函数的核函数数量加一的周期延迟中生成建模发送器路径的非线性行为的多个核函数。

示例22是用于抵消包括多项式核函数生成器的收发器中的全双工通信的自干扰的方法，该方法包括：通过收发器的接收器接收包括来自收发器的发送器的自干扰的差分输入信号；通过控制器在对数域中生成多项式计算；生成使得能够在对数域中建模发送器的非线性行为的一个或多个多项式核函数；以及基于非线性模型用利用一个或多个多项式核函数的一个或多个分段多项式近似来消除接收器内的来自发送器的自干扰。

示例23是包括示例22的主题的方法，包括或省略元件，还包括：基于将被选择性地输入至接收器的三个加法器的差分输入信号来调度输入；其中生成一个或多个多项式核函数包括生成到反转换器的三个加法器的输出，反转换器被配置为在K+1个时钟周期中提供一个或多个多项式核函数的并行输出，其中K是包括正整数的一个或多个多项式核函数的数。

示例24是包括示例22-23的主题的方法，包括或省略元件，其中，在对数域中生成多项式计算包括用分段线性近似来执行以2为底的对数计算。

示例25是包括示例22-23的主题的方法，包括或省略元件，还包括：在对数域中执行多项式计算的反对数计算，以及将反对数计算的结果提供至至少一个加法器，该至少一个加法器被配置为独立于乘法或乘法器来在接收器的接收路径中生成一个或多个多项式核函数。

应当理解的是，本文所描述的方面可以通过硬件、软件、固件、或它们的任意组合来实现。当以软件实现时，功能可以被存储在计算机可读介质上或通过计算机可读介质上的一个或多个指令或代码被发送。计算机可读介质包括计算机存储介质和通信介质，包括促进计算机程序从一个地方转移至另一个地方的任意介质。存储介质或计算机可读存储设备可以是可以由通用计算机或专用计算机访问的任意可用的介质。通过示例而不是限制的方式，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM、或可以被用来携带或存储期望的信息或可执行指令的其他光盘存储装置、磁盘存储装置或其他磁存储设备、或其他有形和/或非暂态介质。同样，任意连接可以适当的被称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)、或诸如红外、无线电、微波之类的无线技术从网站、服务器、或其他远程资源发送的，则同轴电缆、光纤电缆、双绞线、DSL、或诸如红外、无线电、微波之类的无线技术被包括在所定义的介质中。如本文使用的，磁盘和光盘包括压缩光盘(CD)、激光光盘、光盘、数码多功能光盘(DVD)、软盘和蓝光光盘，其中磁盘通常磁性地复制数据，而光盘用激光光学地复制数据。上述组合也应当被包括在计算机可读介质的范围之内。

结合本文所公开的方面被描述的各种说明性逻辑、逻辑块、模块、和电路可以用通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、或其他可编程逻辑设备、离散门或晶体管逻辑、离散硬件组件、或被设计为执行本文所描述的功能的它们的任意组合来实现或执行。通用处理器可以是微处理器，但是可替代地，处理器可以是任意传统的处理器、控制器、微控制器、或状态机。处理器还可以被实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核心、或任意其他这样的配置。此外，至少一个处理器可以包括可操作以执行本文所描述的一个或多个方法和/或动作的一个或多个模块。

针对软件实现，本文所描述的技术可以用执行本文所描述的功能的模块(例如，程序、函数等等)来实现。软件代码可以被存储在存储器单元中并且由处理器执行。存储器单元可以被实现在处理器之内或被实现在处理器外部，在该情形下，存储器单元可以通过本领域已知的各种手段被通信地耦合至处理器。此外，至少一个处理器可以包括可操作以执行本文所描述的功能的一个或多个模块。

本文所描述的技术可以被用于诸如CDMA、TDMA、FDMA、OFDMA、SC-FDMA、和其他系统的各种无线通信系统。术语“系统”和“网络”通常被互换使用。CDMA系统可以实现诸如通用陆地无线电接入(UTRA)、CDMA 1800等等的无线电技术。UTRA包括宽带CDMA(W-CDMA)和CDMA的其他变型。此外，CDMA 1800覆盖IS-1800、IS-95、和IS-856标准。TDMA系统可以实现诸如全球移动通信系统(GSM)之类的无线电技术。OFDMA系统可以实现诸如演进的UTRA(E-UTRA)、超移动宽带(UMB)、IEEE 802.11(Wi-Fi)、IEEE802.16(WiMAX)、IEEE 802.18、Flash-OFDM等等的无线电技术。UTRA和E-UTRA是通用移动通信系统(UMTS)的一部分。3GPP长期演进(LTE)是使用E-UTRA的UMTS的一个版本，其在下行链路上采用OFDMA并且在上行链路上采用SC-FDMA。来自名为“第三代合作伙伴项目”(3GPP)的组织的文件中描述了UTRA、E-UTRA、UMTS、LTE、和GSM。此外，来自名为“第三代合作伙伴项目2”(3GPP2)的组织的文件中描述了CDMA 1800和UMB。此外，这样的无线通信系统还可以包括通常使用不成对非授权频谱、802.xx无线LAN、蓝牙、和任意其他短范围或长范围无线通信技术的对等(例如，移动设备到移动设备)ad hoc网络系统。

利用单载波调制和频域均衡的单载波频分多址(SC-FDMA)是本公开的方面可以利用的技术。SC-FDMA具有与OFDMA系统类似的性能和基本上类似的整体复杂度。SC-FDMA信号具有较低的峰均功率比(PARR)，因为它固有的单载波结构。SC-FDMA可以在上行链路通信中被利用，其中较低的PARR可以在发送功率效率方面有利于移动终端。

此外，本文所描述的各种方面或特征可以被实现为方法、装置、或使用标准编程和/或工程技术制成的物体。本文中所使用的术语“制成的物体”旨在包括从任意计算机可读设备、载体、或介质可访问的计算机程序。例如，计算机可读介质可以包括但不限于磁存储设备(例如，硬盘、软盘、磁带等等)、光盘(例如，光盘(CD)、数字通用光盘(DVD)等等)、智能卡、和闪速存储器设备(例如，EPROM、卡、带、键驱动等)。此外，本文所描述的各种存储介质可以表示用于存储信息的一个或多个设备和/或其他机器可读介质。术语“机器可读介质”可以包括但不限于能够存储、保存、和/或携带(一个或多个)指令和/或数据的无线信道和各种其他介质。此外，计算机程序产品可以包括具有可操作以使得计算机执行本文所描述的功能的一个或多个指令或代码的计算机可读介质。

通信介质在诸如经调制的数据信号之类的数据信号(例如载波或其他传输机制)中实施计算机可读指令、数据结构、程序模块或其他结构化或非结构化的数据，并且包括任意信息传递或传输介质。术语“经调制的数据信号”或信号指具有一个或多个它的特征集或以这样的方式被改变以在一个或多个信号中编码信息的信号。通过示例而不是限制的方式，通信介质包括诸如有线网络或直接有线连接之类的有线介质和诸如声学、RF、红外、和其他无线介质之类的无线介质。

此外，结合本文所公开的方面描述的方法或算法的动作可以直接被实施在硬件、由处理器执行的软件模块、或它们的组合中。软件模块可以驻留在RAM存储器、闪速存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或本领域已知的任意其他形式的存储介质中。示例性存储介质可以被耦合至处理器，以使得处理器可以从存储介质读取信息以及将信息写入存储介质。替代地，存储介质可以被集成至处理器。此外，在一些方面，处理器和存储介质可以驻留在ASIC中。此外，ASIC可以驻留在用户终端中。替代地，处理器和存储介质可以作为离散组件驻留在用户终端中。此外，在一些方面中，方法或算法的行为和/或动作可以作为代码和/或指令中的一个或任意组合或集合驻留在机器可读介质和/或计算机可读介质上，其可以被并入计算机程序产品。

本主题公开(包括摘要中所描述的)的所示出的实施例的上述描述不旨在是详尽的或将所公开的实施例限制为所公开的精确形式。虽然为了说明性的目的本文描述了特定实施例和示例，但是如相关领域中的技术人员可以认识到的，被认为在这样的实施例和示例的范围之内的各种修改是可能的。

就此而言，虽然结合各种实施例和相应的附图视情况描述了本公开的主题，但是应当理解的是，在不偏离所公开的主题的情况下，其他类似的实施例可以被使用，或对所描述的实施例做出修改和添加以用于执行所公开的主题的相同、类似、替代、或替换功能。因此，所公开的主题不应当被限于本文所描述的任意单个实施例，而应当被理解为根据所附权利要求的宽度和范围。

具体地，关于由上述组件(程序集、设备、电路、系统等等)执行的各种功能，被用来描述这样的组件的术语(包括“手段”的引用)旨在对应于(除非以其他方式指示)执行所描述的组件的特定功能的任意组件或结构(例如，功能上等同的)，即使结构上不等同于执行本文中本公开的示例性实现示出的功能的所公开的结构。此外，虽然特定特征可能仅针对若干实现中的一个实现被公开，但是这样的特征可以针对任意给定或特定应用采用可能是期望的并且是有优势的方式与其他实现的一个或多个其他特征组合。

Claims (25)

1.一种用于减轻来自非线性行为的非线性特征的系统，包括：

收发器，所述收发器包括发送器和接收器，所述收发器被配置为在信号处理流水线中发送和接收信号，所述信号处理流水线被配置为抵消产生自所述发送器的发送器路径的自干扰；

存储器，所述存储器存储可执行组件；以及

处理器，所述处理器被耦合至所述存储器，所述处理器被配置为执行所述可执行组件或促进所述可执行组件的执行，所述可执行组件包括：

多项式核函数生成器组件，所述多项式核函数生成器组件被配置为在对数域中执行多项式计算、生成在输入是定点输入或浮点输入的情况下使用定点运算在所述对数域中建模所述发送器的非线性行为的多个核函数、以及通过所述多个核函数抵消对所述接收器的信号处理流水线的自干扰。

2.如权利要求1所述的系统，其中，所述信号处理流水线包括与输入信号的输入分量和在数量上对应于所述多个核函数的多个并行核函数输出相对应的一个或多个串行流水线。

3.如权利要求1所述的系统，其中，所述可执行组件还包括：

失真组件，所述失真组件被配置为基于所述多个核函数用分段多项式近似来生成所述非线性行为的模型以抵消所述接收器中的所述自干扰。

4.如权利要求1所述的系统，其中，所述发送器被配置为通过消耗比所述接收器更多的功率来生成对所述接收器的所述自干扰。

5.如权利要求1所述的系统，其中，所述信号处理流水线被配置为全数字、全双工或频分双工流水线。

6.如权利要求1所述的系统，其中，所述多项式核函数生成器组件包括多个加法器，所述多个加法器被串行地互相耦合以生成所述多个核函数。

7.如权利要求1所述的系统，其中，所述信号处理流水线包括沿所述多项式核函数生成器组件到反转换器的单独串行处理路径独立地处理的正交分量和同相分量，所述反转换器被配置为并行输出所述多个核函数。

8.如权利要求1所述的系统，其中，所述多项式核函数生成器组件还被配置为在包括K+1的延迟的情况下生成所述多个核函数，其中K是比零大的整数并且包括所述多个核函数的核函数的数量。

9.如权利要求1所述的系统，其中，所述多项式核函数生成器组件包括：

多个加法器，所述多个加法器沿所述信号处理流水线被互相耦合，所述信号处理流水线被配置为处理输入信号的同相分量和正交分量；

多个对数计算组件，所述多个对数计算组件被配置为生成到所述多个加法器中的至少两个加法器的所述对数域中的对数输出；以及

多个反对数组件，所述多个反对数组件分别被耦合至所述多个对数计算组件，所述多个反对数组件被配置为从由所述多个加法器中的至少两个加法器提供的对数输入来生成反对数输出。

10.如权利要求1所述的系统，其中，所述多项式核函数生成器组件还包括生成选择信号的调度组件，所述选择信号基于有限状态机的状态通过所述多个加法器来调度具体多项式核函数的生成。

11.如权利要求1所述的系统，其中，所述多项式核函数生成器组件还被配置为在一个时钟周期中生成所述多个核函数中的一个核函数，并且在K+1个周期中生成所述多个核函数，其中K是正整数。

12.如权利要求1-11中任一个所述的系统，其中，所述可执行组件还包括：

核函数数量组件，所述核函数数量组件被配置为确定所述多个核函数的核函数的数量，所述多个核函数基于与所述接收器的输入相关的一组标准来线性地过滤所述自干扰。

13.一种被配置为生成一个或多个多项式核函数以抵消全双工通信模式中的非线性行为的装置，该装置包括：

多项式核函数生成器，所述多项式核函数生成器通过控制器被配置为在对数域中执行多项式计算、在所述对数域中生成建模发送器路径的非线性行为的多个核函数、以及通过所述多个核函数来抵消接收器路径中由所述发送器路径的非线性组件的非线性行为产生的自干扰。

14.如权利要求13所述的装置，其中，所述多项式核函数生成器还包括：

差分输入路径，所述差分输入路径包括第一信号处理路径和第二信号处理路径，所述第一信号处理路径和第二信号处理路径被配置为分别接收差分输入信号的正交分量和同相分量；

第一选择组件，所述第一选择组件被配置为基于所述控制器的有限状态来将所述同相分量提供至所述第一信号处理路径的第一加法器；

第二选择组件，所述第二选择组件被配置为基于所述控制器的有限状态来将所述正交分量提供至所述第二信号处理路径的第二加法器；以及

第三选择组件，所述第三选择组件被配置为基于所述控制器的有限状态来将所述第一信号处理路径的输出和所述第二信号处理路径的输出提供至第三加法器。

15.如权利要求14所述的装置，其中，所述多项式核函数生成器还包括反馈路径，所述反馈路径被配置为将第三加法器的输出提供至耦合至所述第二加法器的所述第二选择组件。

16.如权利要求13所述的装置，其中，所述多项式核函数生成器还包括：

差分输入路径，所述差分输入路径包括第一信号处理路径和第二信号处理路径，所述第一信号处理路径和第二信号处理路径分别包括：

对数组件，所述对数组件被配置为对来自所述发送器路径的具有自干扰的输入信号采用以2为底的对数计算进行分段线性近似，并且生成对数输出；以及

反对数组件，所述反对数组件被配置为从反对数计算加法器生成所述对数输出的反对数。

17.如权利要求16所述的装置，其中，所述第一信号处理路径的第一加法器和所述第二信号处理路径的第二加法器在每个时钟周期生成所述多个核函数的不同核函数。

18.如权利要求17所述的装置，其中，所述多项式核函数生成器还包括反转换器，所述反转换器被配置为在所述接收路径之内并行输出所述多个核函数，并且抵消所述接收器路径中由所述发送器路径的非线性组件产生的所述自干扰。

19.如权利要求13所述的装置，其中，所述非线性组件包括功率放大器，并且所述发送路径响应于所述全双工通信模式下的操作比所述接收路径消耗更多的功率。

20.如权利要求13所述的装置，其中，所述多项式核函数生成器还包括差分输入路径，所述差分输入路径包括第一信号处理路径和第二信号处理路径，所述第一信号处理路径和第二信号处理路径被配置为分别接收复杂输入分量信号，并且独立于乘法器且根据三个加法器来生成所述多个核函数。

21.如权利要求13-20中任一权利要求所述的装置，其中，所述多项式核函数生成器还被配置为通过分段非线性多项式近似在等于所述多个核函数的核函数数量加一的周期延迟中生成建模所述发送器路径的非线性行为的所述多个核函数。

22.一种用于抵消包括多项式核函数生成器的收发器中的全双工通信的自干扰的方法，所述方法包括：

通过所述收发器的接收器接收包括来自所述收发器的发送器的自干扰的差分输入信号；

通过控制器在对数域中生成多项式计算；

生成使得能够在所述对数域中建模所述发送器的所述非线性行为的一个或多个多项式核函数；以及

基于非线性模式用利用所述一个或多个多项式核函数的一个或多个分段多项式近似来消除所述接收器内的来自所述发送器的自干扰。

23.如权利要求22所述的方法，还包括：

基于将被选择性地输入至所述接收器的三个加法器的所述差分输入信号来调度输入；

其中生成所述一个或多个多项式核函数包括生成到反转换器的所述三个加法器的输出，所述反转换器被配置为在K+1个时钟周期中提供所述一个或多个多项式核函数的并行输出，其中K是包括正整数的所述一个或多个多项式核函数的数。

24.如权利要求22所述的方法，其中，在所述对数域中生成所述多项式计算包括用分段线性近似来执行以2为底的对数计算。

25.如权利要求22-24中任一权利要求所述的方法，还包括：

在所述对数域中执行所述多项式计算的反对数计算，以及将所述反对数计算的结果提供至至少一个加法器，所述至少一个加法器被配置为独立于乘法或乘法器来在所述接收器的接收路径中生成所述一个或多个多项式核函数。