CN106292256B - 一种秒中断间隔可控的校时装置 - Google Patents

Abstract

本发明公开了一种秒中断间隔可控的校时装置，外部主控设备发出的校时数据，校时数据直接输入至校时寄存器和校时触发器；校时寄存器将校时数据输入至加法器；校时触发器发出校时启动信号至比较器，驱动比较器进行校时操作；时钟生成器用来产生系统时钟和计时脉冲；计时脉冲输入至计时器中；计时器依据比较器输出的校时结果更新当前时间值，并记录计时脉冲个数；加法器将校时寄存器转换后的校时数据和计时器记录的时间值求和；比较器进行校时并输出校时结果至计时器。该装置解决了校时过程中秒中断间隔过小或过大的问题，极大地节约了CPU机时。

Description

一种秒中断间隔可控的校时装置

技术领域

本发明属于航天电子技术领域，涉及一种秒中断间隔可控的校时装置。

背景技术

航天器一般都有自己的时间系统，在实际应用过程中，由于各种原因或需要，航天器的时间往往需要进行多次修正或周期性维护，以达到使用要求。这就涉及到校时操作。

传统的校时操作一般主要由CPU软件实现，为了避免校时过程中秒中断间隔过小或过大，软件在每次校时前，需要根据校时的具体数值计算出下一秒计时器Intel 8254芯片需要计数的个数，写入Intel 8254芯片的计数初值寄存器。8254采用倒计数，当从计数初值倒计数到1时，会产生秒中断，并自动重加载计数初值，继续倒计数。软件校时时，需要在秒中断服务程序中，将计算好的计数初值写入8254计数初值寄存器进行更新，并在下次秒中断中将计数初值恢复，这样一次校时操作才算完成。为了保证8254输出的秒中断间隔在(计数初值的范围)0.5秒到1.5秒的范围内，CPU需要分4种情况计算计数初值。

假定CPU收到的亚秒部校时值为x(单位为秒，且0<x<1)，8254当前的计数值为y(整数，且0<y<规定的模值)，计时脉冲频率为f(单位为Hz)，则CPU计算计数初值的4种情况如下表中的计数初值计算公式一列所示：

在每次校时过程中，CPU软件如果需要读取时间码，还需根据每种情况对8254的计数值进行时间换算，换算公式见上表中亚秒部时间换算公式一列所示(注：秒部不需要换算)。

CPU软件校时逻辑十分复杂，校时过程中每次读取时间码都要进行时间换算，很容易出错，而且占用CPU机时较大，不利于软件实现其它更加复杂的任务。随着未来航天器智能处理的任务越来越多，CPU机时越来越紧张，因此需要将CPU从繁琐的校时操作和时间维护操作中解放出来，使CPU专注于智能处理任务的实现。

发明内容

有鉴于此，本发明提供了一种秒中断间隔可控的校时装置，通过硬件电路设计计时器，利用秒中断间隔约束条件设计校时触发条件，当满足校时触发条件时，硬件电路自动实现校时操作，很好的解决了校时过程中秒中断间隔过小或过大的问题，极大地节约了CPU机时。

为了达到上述目的，本发明的技术方案为：一种秒中断间隔可控的校时装置，包括计时器、校时寄存器、加法器、时钟生成器、校时触发器和比较器。

外部主控设备发出的校时数据，校时数据直接输入至校时寄存器和校时触发器；

校时寄存器接收校时数据转换为设定的格式并进行保存，校时寄存器将校时数据输入至加法器；校时寄存器分为秒部寄存区和亚秒部寄存区两部分，将校时数据进行格式转换、按照秒部校时值和亚秒部校时值两部分分别保存在秒部寄存区和亚秒部寄存区；其中秒部校时值采用补码格式进行保存，亚秒部校时值采用原码格式保存

校时触发器接收到校时数据，发出校时启动信号至比较器，驱动比较器进行校时操作，并等待比较器发回校时完成信号，接收到校时完成信号之后，撤销向比较器发出的校时启动信号。

时钟生成器用来产生系统时钟和计时脉冲；系统时钟用于驱动校时寄存器、校时触发器、比较器、加法器以及计时器在统一的系统时钟下同步工作；计时脉冲输入至计时器中。

计时器依据比较器输出的校时结果更新当前时间值，并记录计时脉冲个数，计时器分为秒计时部和亚秒计时部两部分，亚秒计时部在每接收到一个计时脉冲时其亚秒计数值加1，当亚秒计数值累计计数值达到设定的模值时向秒计时部进位，并输出秒中断信号，秒计时部在收到亚秒部的进位时其秒计数值加1，计时器将时间值输入至加法器。

加法器将校时寄存器转换后的校时数据和计时器记录的时间值求和，加法器在求和时，先将亚秒校时值和亚秒计数值相加，形成求和结果的亚秒部，当二者相加结果超过设定的模值时，产生求和进位，然后将秒校时值和秒计数值以及求和进位相加形成求和结果的秒部，加法器将求和结果输入至比较器。

比较器在接收到校时启动信号之后，在每个系统时钟周期内均判断求和结果是否与比较门限数值满足条件关系，如果满足条件关系，则执行校时过程，将校时结果输入到计时器以更新计时器，并发出校时完成信号至校时触发器；如果不满足，则等待下一个系统时钟周期，直到满足条件关系。

设定亚秒校时值为x，x为大于零且小于设定的模值的整数，计时器亚秒计数值为y，y为大于零且小于设定模值的整数，计时脉冲的频率为f，则如果要使秒中断间隔在0.5秒至1.5秒的间隔的范围内，条件关系以及校时过程如下：

条件1)如果任意一个系统时钟内满足x+y<0.5×f条件，比较器执行校时过程，产生校时结果，校时结果的亚秒部为求和结果的亚秒部，校时结果的秒部为求和结果的秒部；

条件2)如果任一个系统时钟内满足x+y>1.0×f条件，比较器执行校时过程，产生校时结果，校时结果的亚秒部为x+y-1.0×f，且产生进位，校时结果的秒部为求和结果的秒部和校时结果的亚秒部进位相加的和值；

如果以上两个条件均不满足，则等待下一个系统时钟周期，重复判断以上两个条件是否满足，等待时间不超过1秒种。

有益效果：

(1)本发明极大简化了CPU软件的校时操作，无需像原来一样根据亚秒部校时值分4种情况计算计数初值，再多次操作8254才能实现一次校时，耗费CPU大量机时，在采用本发明的校时装置后，CPU只需向校时装置写入一个校时值即可完成校时操作，从而将CPU从繁琐的校时操作中解放出来，节省了CPU大量的计算时间，能够使CPU专注于其他复杂任务的实现。

(2)本发明的校时装置在校时过程中秒部和亚秒部时间码是同时更新的，CPU任何时刻读取的时间码都是有效的，可以直接使用，无需再进行换算，进一步减轻了了CPU的负担。

(3)随着航天器智能处理的任务越来越多，CPU机时越来越紧张，越来越宝贵，本发明的校时装置能够显著降低CPU机时消耗，有利于进一步提高航天器智能化水平。

附图说明

图1为本发明的组成框图。

具体实施方式

下面结合附图并举实施例，对本发明进行详细描述。

一种秒中断间隔可控的校时装置，包括计时器、校时寄存器、加法器、时钟生成器、校时触发器和比较器，具体设计框图见附图说明的图1。

计时器用来记录计时脉冲个数，并产生秒中断信号输出。计时器主要由一个记录计时脉冲个数的计数器组成，通过对计时脉冲进行计数，从而获得时间值。计时器分为秒部和亚秒部两部分。亚秒部每收到一个计时脉冲其计数值加1，当亚秒部累计计数值达到规定的模值时向秒部进位，表示累计计时达到1秒，并输出秒中断信号。秒部只有在收到亚秒部的进位时才加1。

校时寄存器用来转换和保存CPU送来的校时数据。校时寄存器分为秒部和亚秒部两部分，将CPU送来的校时数据格式转换后进行保存，并按照秒部校时值和亚秒部校时值两部分保存。秒部校时值采用补码格式的数据保存，以便于进行拨快或拨慢操作。亚秒部校时值采用原码格式的数据保存。

加法器用来实现校时寄存器和计时器当前值的秒部和亚秒部分别相加的功能。当亚秒部相加的结果超过规定的模值时，亚秒部会向秒部产生进位。秒部相加是补码格式的数据相加，秒部相加的结果还需要再加上亚秒部的进位。

时钟生成器用来产生系统时钟和计时脉冲。系统时钟用来驱动计时器、校时寄存器、加法器、比较器和校时触发器在统一的时钟下同步工作。计时脉冲由系统时钟生成，其脉冲宽度为一个系统时钟周期，其频率不能大于系统时钟频率的一半。计时脉冲周期就是计时器亚秒部时间码的最低分辨率，可根据时间分辨率要求选择合适的计时脉冲周期。

校时触发器用来监视CPU是否有校时操作以及校时是否完成。当校时触发器监视到CPU对校时寄存器进行了更新，则会认为CPU进行了校时操作，从而发出校时启动信号，通知比较器需要进行校时操作；当校时触发器收到比较器输出的校时完成信号后，则会撤销校时启动信号。

比较器用来将加法器输出的结果与给定的数值进行比较，并配合校时触发器完成校时过程。比较器在收到校时启动信号后，在每个系统时钟周期都会判断加法器输出结果是否与给定数值满足条件关系，如果满足条件关系，则执行校时过程，将校时结果更新到计时器，并发出校时完成信号；如果不满足，则继续等待，等待时间不会超过1秒种，直到条件满足。

通过修改比较器比较门限数值，可以灵活的控制校时执行时刻，进而控制秒中断输出间隔。因此比较条件设置是本发明关键。假定校时寄存器亚秒部校时值为x(整数，且0<x<规定的模值)，计时器当前亚秒部计数值为y(整数，且0<y<规定的模值)，计时脉冲的频率为f(单位为Hz)，则如果要使秒中断间隔在0.5秒至1.5秒的间隔的范围内，校时策略为：1)如果任意一个系统时钟内满足x+y<0.5×f条件，比较器执行校时操作，将计时器亚秒部y值更新为加法器输出的x+y的和值，将计时器秒部值更新为加法器输出的秒部相加的和值。本次校时过程前后两次秒中断的间隔为(1-x/f)秒，且可以证明该值在0.5秒至1秒之间。2)如果不满足第一个条件，则判断是否满足第二个条件x+y>1.0×f，如果满足则比较器也立即执行校时操作，将计时器亚秒部y值更新为加法器输出的(x+y-1.0×f)值(此时亚秒部产生了进位，但不产生秒中断，只保留去掉模值之后的值)；将计时器秒部值更新为加法器输出的两个秒部和亚秒部进位三者相加的和值。本次校时过程中前后两次秒中断间隔为(2-x/f)秒，且可以证明该值在1秒至1.5秒之间。3)如果以上两个条件均不满足，则继续等待至下一个系统时钟周期，再次判断以上两个条件是否满足，依此类推。随着时间的延长，亚秒部计数值y会不断增加，在1秒的时间内，总有一个时刻会使得第二个条件x+y>1.0×f满足，至此校时完成。通过以上两个比较条件的设置，可以很好的控制校时发生的时刻，使得无论亚秒部校时值是多少，都能够使得校时过程中前后两次秒中断的间隔控制在0.5秒至1.5秒之间。

实施例：

假定本发明的校时装置时钟生成器产生的计时脉冲频率为1000Hz，周期为1ms，即计时器亚秒部对计时脉冲的每次计数代表1ms时间，下面以拨快8秒120ms和拨慢6秒870ms两个例子说明具体实施方法。

(一)拨快8秒120ms

具体实施步骤如下：

(1)CPU将校时数据8秒120ms写入校时寄存器；

(2)校时寄存器将数据格式转换后分别保存在秒部和亚秒部校时值寄存器，其中秒部数据8采用补码格式保存，亚秒部数据120采用原码格式保存；

(3)校时触发器监视到CPU进行了校时操作，发出校时启动信号，通知比较器进行校时；

(4)加法器将当前计时器亚秒部计数值(假定当前计时器亚秒部的计数值为230)与校时寄存器亚秒部校时值120相加，结果为350；将当前计时器秒部计数值(假定当前计时器秒部的计数值为3100)与校时寄存器秒部校时值8相加，结果为3108；

(5)比较器在收到校时启动信号后，将加法器输出的结果与给定的数值进行比较，判断是否满足第一个比较条件：即120+230<0.5×1000，条件满足，比较器执行校时操作，将计时器亚秒部计数值230更新为350，将计时器秒部值3100更新为3108。本次校时过程前后两次秒中断的间隔为1-120/1000＝0.88秒，该间隔在0.5秒至1秒之间，计时器以后会以3108秒350ms为起点继续对计时脉冲进行计数，至此校时完成。

(二)拨慢6秒870ms

具体实施步骤如下：

(1)CPU将校时数据6秒870ms写入校时寄存器；

(2)校时寄存器将数据格式进行转换，由于是拨慢6.87秒，因此实际效果相当于秒部拨快-7秒，亚秒部拨快130ms。因此校时寄存器将秒部数据-7以补码格式保存，亚秒部数据130采用原码格式保存；

(3)校时触发器监视到CPU进行了校时操作，发出校时启动信号，通知比较器进行校时；

(4)加法器将当前计时器亚秒部计数值(假定当前计时器亚秒部的计数值为600)与校时寄存器亚秒部校时值130相加，结果为730；将当前计时器秒部计数值(假定当前计时器秒部的计数值为3100)与校时寄存器秒部校时值-7相加，结果为3093；

(5)比较器在收到校时启动信号后，将加法器输出的结果与给定的数值进行比较，判断是否满足第一个比较条件，由于130+600＝730大于0.5×1000，小于1.0×1000，不满足第一个条件，也不满足第二个条件，因此需要等待，计时器亚秒部计数值继续对计时脉冲计数，当计时器亚秒部计数值累加到871时，满足第二个条件，130+871>1.0×1000，比较器执行校时操作，将计时器亚秒部计数值871更新为130+871-1000＝1，将计时器秒部值3100更新为3100-7+1＝3094。本次校时过程前后两次秒中断的间隔为2-870/1000＝1.13秒，该间隔在1.0秒至1.5秒之间，符合秒中断间隔要求。计时器以后会以3094秒1ms为起点继续对计时脉冲进行计数，至此校时完成。

综上，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种秒中断间隔可控的校时装置，包括计时器、加法器和比较器，其特征在于，还包括校时寄存器、时钟生成器和校时触发器；

外部主控设备发出的校时数据，校时数据直接输入至所述校时寄存器和所述校时触发器；

所述校时寄存器接收所述校时数据转换为设定的格式并进行保存，校时寄存器将校时数据输入至加法器；所述校时寄存器分为秒部寄存区和亚秒部寄存区两部分，将所述校时数据进行格式转换、按照秒部校时值和亚秒部校时值两部分分别保存在秒部寄存区和亚秒部寄存区；其中秒部校时值采用补码格式进行保存，亚秒部校时值采用原码格式保存；

所述校时触发器接收到校时数据，发出校时启动信号至所述比较器，驱动比较器进行校时操作，并等待所述比较器发回校时完成信号，接收到校时完成信号之后，撤销向比较器发出的校时启动信号；

所述时钟生成器用来产生系统时钟和计时脉冲；系统时钟用于驱动校时寄存器、校时触发器、比较器、加法器以及计时器在统一的系统时钟下同步工作；计时脉冲输入至计时器中；

所述计时器依据比较器输出的校时结果更新当前时间值，并记录计时脉冲个数，所述计时器分为秒计时部和亚秒计时部两部分，亚秒计时部在每接收到一个计时脉冲时其亚秒计数值加1，当亚秒计数值累计计数值达到设定的模值时向秒计时部进位，并输出秒中断信号，秒计时部在收到亚秒部的进位时其秒计数值加1，计时器将时间值输入至加法器；

所述加法器将校时寄存器转换后的校时数据和计时器记录的时间值求和，所述加法器在求和时，先将亚秒校时值和亚秒计数值相加，形成求和结果的亚秒部，当二者相加结果超过设定的模值时，产生求和进位，然后将秒校时值和秒计数值以及求和进位相加形成求和结果的秒部，加法器将求和结果输入至所述比较器；

所述比较器在接收到校时启动信号之后，在每个系统时钟周期内均判断所述求和结果是否与比较门限数值满足条件关系，如果满足条件关系，则执行校时过程，将校时结果输入到计时器以更新计时器，并发出校时完成信号至所述校时触发器；如果不满足，则等待下一个系统时钟周期，直到满足条件关系；

设定亚秒校时值为x，x为大于零且小于设定的模值的整数，计时器亚秒计数值为y，y为大于零且小于设定模值的整数，计时脉冲的频率为f，则如果要使秒中断间隔在0.5秒至1.5秒的间隔的范围内，所述条件关系以及校时过程如下：

条件1)如果任意一个系统时钟内满足x+y<0.5×f条件，比较器执行校时过程，产生校时结果，所述校时结果的亚秒部为求和结果的亚秒部，校时结果的秒部为求和结果的秒部；

条件2)如果任一个系统时钟内满足x+y>1.0×f条件，比较器执行校时过程，产生校时结果，所述校时结果的亚秒部为x+y-1.0×f，且产生进位，校时结果的秒部为求和结果的秒部和校时结果的亚秒部进位相加的和值；

如果以上两个条件均不满足，则等待下一个系统时钟周期，重复判断以上两个条件是否满足，等待时间不超过1秒种。