CN106209121A - 一种多模多核的通信基带SoC芯片 - Google Patents

Abstract

本发明公开了一种多模多核的通信基带SoC芯片，包括：多个同构DSP处理器，一个射频前端协处理器、一个并行比特协处理器以及片上存储器；其中，所述射频前端协处理器、所述并行比特协处理器以及所述通用数字信号处理器均与所述片上存储器通信连接。所述SoC芯片由多个通用数字信号处理器搭载通信专用的射频前端协处理器以及并行比特处理器构成，可以通过软件定义支持LTE‑A通信。通用数字信号处理器兼容DSP指令以及CPU指令，即可实现高性能矢量处理功能，也可以处理诸如任务调度等管理性工作。所述SoC芯片可以通过软件定义支持支持包括LTE‑A通信规则在内的多种通信规则，通信系统体积小，结构简单，成本低。

Description

一种多模多核的通信基带SoC芯片

技术领域

本发明涉及嵌入式技术，更具体的说，涉及一种多模多核的通信基带SoC芯片。

背景技术

LTE-A(Long Term Evolution advanced，高级长期演进)是一个异构网络，它不仅包含传统的各种通信标准，还包含最新的R10标准，系统比较复杂，可配置性比较高。因此，要实现LTE-A的基带处理，不仅需要高性能的硬件运算支持，也需要广泛的软件配合。

面向LTE-A的软件无线电基带应用主要包括：滤波和相关处理、载波调制解调处理、MIMO调制及检测处理与加扰/解扰、调制映射/解映射和交织/解交织等的信号处理，以及FEC纠错编解码处理；同时，软件无线电系统还需要完成通信协议栈的调度处理，实现通信软件和通信硬件的协调工作。现有的LTE-A解决方案中，基本都是多芯片方案，既有处理器芯片负责复杂的任务调度等工作，又有专用的运算芯片用于处理复杂的数字信号算法。

通过上述描述可知，现有技术需要通过多个芯片进行数据处理，以支持LTE-A通信规则，导致通信系统体积大，成本高。

发明内容

为了解决上述问，本发明实施例提供了一种多模多核的通信基带SoC(System onChip，片上系统)芯片，所述SoC芯片可以通过软件定义的方式支持LTE-A通信规则，通信系统体积小，且制作成本低。

为了实现上述目的，本发明提供如下技术方案：

一种多模多核的通信基带SoC芯片，该SoC芯片包括：多个通用数字信号处理器；一个射频前端协处理器、一个并行比特协处理器以及片上存储器；

其中，所述射频前端协处理器、所述并行比特协处理器以及所述通用数字信号处理器均与所述片上存储器通信连接。

优选的，在上述SoC芯片中，所述通用数字信号处理器与所述片上存储器通过高速数据总线通信连接；

所述通用数字信号处理器通过总线接口单元连接外部存储器；

所述片上存储器包括：数据存储管理单元、直接内存存取模块以及直接内存存取单元控制器；所述通用数字信号处理器之间、所述通用数字信号处理器与所述射频前端协处理器之间，以及所述通用数字信号处理器与所述并行比特协处理器之间可以通过所述片上存储器通信连接。

优选的，在上述SoC芯片中，所述多个通用数字信号处理器包括：第一通用数字信号处理器、第二通用数字信号处理器、第三通用数字信号处理器以及第四通用数字信号处理器；

所述数据存储管理单元包括：第一数据存储管理单元、第二数据存储管理单元、第三数据存储管理单元以及第四数据存储管理单元；

所述直接内存存取模块包括：第一直接内存存取单元、第二直接内存存取单元、第三直接内存存取单元以及第四直接内存存取单元；

其中，所述第一通用数字信号处理器依次通过所述第一数据存储管理单元以及所述第一直接内存存取单元与所述直接内存存取单元控制器通信连接；所述第二通用数字信号处理器依次通过所述第二数据存储管理单元以及所述第二直接内存存取单元与所述直接内存存取单元控制器通信连接；所述第三通用数字信号处理器依次通过所述第三数据存储管理单元以及所述第三直接内存存取单元与所述直接内存存取单元控制器通信连接；所述第四通用数字信号处理器依次通过所述第四数据存储管理单元以及所述第四直接内存存取单元与所述直接内存存取单元控制器通信连接；所述内存存取单元控制器与所述射频前端协处理器以及所述并行比特协处理器均通信连接。

优选的，在上述SoC芯片中，所述第一数据存储管理单元与第一及第二通用数字信号处理器通信连接；

所述第二数据存储管理单元与所述第二及第三通用数字信号处理器通信连接；

所述第三数据存储管理单元与所述第三及第四通用数字信号处理器通信连接；

所述第四数据存储管理单元与所述第四及第一通用数字信号处理器通信连接。

优选的，在上述SoC芯片中，所述通用数字信号处理器是32位基于VLIW结构的数字信号处理器以及通用CPU的一体化处理器；

所述通用数字信号处理器用于运行32位DSP指令，兼容通用RISC CPU指令，支持多条CPU和DSP指令的同时并行执行。

优选的，在上述SoC芯片中，所述通用数字信号处理器的指令集包括：DSP指令以及CPU指令；

其中，所述CPU指令兼容通用RISC CPU指令结构；所述DSP指令包括2bit的并行标识符，所述并行标识符用于分别表示当前指令与前一条以及后一条指令的并行情况，使得DSP指令可以前后携带CPU指令实现并行发射。

优选的，在上述SoC芯片中，所述通用数字信号处理器包括：取指译码分发模块，指令执行模块和数据交换接口单元；

所述取指译码分发模块用于取指令、译码指令、缓存指令、写指令槽以及根据指令并行度分发指令；

所述指令执行模块用于执行指令；所述指令执行模块包括：向量算术运算模块、向量乘法运算模块、存储控制模块以及跳转和例外控制模块；

所述数据交换接口单元用于数字信号处理器与外部设备及进行数据交互；所述数据交换接口单元包括：数据交叉控制单元以及总线接口单元。

优选的，在上述SoC芯片中，所述指令执行模块包括：第一组指令执行模块以及第二组指令执行模块；

所述第一组指令执行模块与所述第二组指令执行模块具有相同的DSP指令执行功能；且所述第一组指令执行模块具有CPU指令执行功能；

所述第一组指令执行模块与所述第二组指令执行模块分别具有独立的寄存器堆以及功能单元；

所述存储控制模块具有硬件重构功能，用于使得多个单通道的功能单元合并成向量执行单元。

优选的，在上述SoC芯片中，所述射频前端协处理器具有执行变速率采样功能、可配置滤波功能、直流补偿功能、IQ平衡功能和载波频偏补偿功能；

所述射频前端协处理器具有两个通信通道；每个通道用于处理1个、2个、或4个天线的单载波模式的发送或接收；或者，每个通道用于处理1个、或2个天线的多载波模式的发送或是接收。

优选的，在上述SoC芯片中，所述并行比特协处理器包括：编码模块、解码模块以及信道交织模块；

所述并行比特协处理器具有循环冗余校验功能、扰码功能、纠错码功能以及比特交织功能。

通过上述描述可知，本发明实施例提供的SoC芯片包括：一个射频前端协处理器、一个并行比特协处理器以及片上存储器；其中，所述射频前端协处理器、所述并行比特协处理器以及所述通用数字信号处理器均与所述片上存储器通信连接。所述SoC芯片由多个通用数字信号处理器搭载通信专用的射频前端协处理器以及并行比特处理器构成，可以支持LTE-A通信。该结构的SoC芯片可以用于宽带通讯系统的平滑升级和通讯标准的多模式兼容。其中，通用数字信号处理器兼容通用RISC CPU指令以及自定义的DSP指令，即可实现高性能矢量处理功能，也可以处理诸如任务调度等管理性工作。通信专用的射频前端协处理器以及并行比特处理器可以实现多制式的载波调制解调、MIMO(Multiple-InputMultiple-Out-put，多输入多输出)调制及FEC(Forward Error Correction，前向纠错)处理等通信专用功能。所述SoC芯片可以解决LTE-A软基带技术的多个核心技术问题，支持支持LTE-A通信规则。可见，本发明技术方案通过以单个集成的SoC芯片实现LTE-A通信，通信系统体积小，结构简单，成本低。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例提供的一种SoC芯片的芯片布局示意图；

图2为图1所示SoC芯片的外设接口布局示意图；

图3为图1所示SoC芯片的互联结构示意图；

图4为本发明实施例提供的一种通用数字信号处理器的结构示意图；

图5为图4所示通用数字信号处理器的取指译码分发模块的结构示意图；

图6为图4所示通用数字信号处理器的指令执行模块的结构示意图；

图7为图4所示通用数字信号处理器的数据交换接口单元的结构示意图；

图8为本发明实施例提供的一种射频前端协处理器的结构示意图；

图9为本发明实施例提供的一种并行比特协处理器的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

正如背景技术中所述，现有技术中为了实现LTE-A通信，一般需要通过芯片同时进行数据处理，通信系统的体积大，成本高。

发明人研究发现，如果可以通过单个的SoC芯片实现LTE-A通信，则可以大大缩小系统通信系统的体积，降低成本。但是要实现通过单个SoC芯片支持LTE-A通信规则的目的，需要解决以下问题：

问题一：SoC芯片需要同时满足高速数字信号处理和CPU协议处理功能。

面向LTE-A的软基带通信系统，其处理器不仅需要完成庞大的数据信号处理功能，完成LTE-A的PHY层(物理层)的信号处理，还需要实现广泛的系统控制功能，完成LTE-A的MAC(Media Access Control，介质访问控制)层的协议管理。为了实现信号处理和协议处理的无缝接合，SoC芯片不仅需要支持DSP数字信号处理指令集，还需要支持CPU控制指令集。同时，随着数字信号处理的发展，各种数字信号处理算法被广泛提了出来，为了对各种数字信号处理算法的广泛支持，SoC芯片的处理器必须包含广泛的DSP指令集。

问题二：SoC芯片的架构需要实现高速并行和矢量处理计算结构的融合。

面对未来移动通信服务的高速宽带需要，强大的并行和矢量处理能力是实现面向软件无线电应用的IP核(Intellectual Property core，知识产权核)的必需要求。面向LTE-A的SoC芯片作为一个嵌入式处理器，须能实现LTE-A基带系统的滤波和相关处理、载波调制解调处理、MIMO调制及检测处理与加扰/解扰、调制映射/解映射和交织/解交织等的信号处理。这些信号处理分解到底层运算为大量的向量匹配滤波、插值、FFT(Fast FourierTransformation，快速傅氏变换)等操作。

问题三：SoC芯片需要实现高速多制式的FEC纠错处理。

由于现代通信的多功能化，各种通信系统中往往包含多种不同功能或性能的信道编码，需要同时兼容卷积码、Turbo码和LDPC码中的两种或三种。而且，这些系统中的卷积码、Turbo码或LDPC码往往具有不同的码长、码率等编码参数。为了适应未来通信系统的多功能化和异构化，需要将各种不同的卷积码、Turbo码和LDPC码的解码器用一套相同的通用多制式解码装置实现，通过配置参数实现解码装置对各种不同码的编译码。因此，FEC协处理器需要提供一种兼容卷积码、Turbo码和LDPC码的通用多制式并行编解码方法

问题四：处理器难以实现高速统一的数据交换结构

面向LTE-A软基带的处理器，不仅包含矢量处理的数据结构和并行处理的数据结构，还包含FEC协处理的数据结构；此外，还有外部接口的数据结构，如与基带RF接口的数据结构，与外部缓存DDR接口的数据结构等。这些数据结构，数据宽度和数据输入输出模式各部相同，而且数据处理速度高达几百兆比特每秒。这些，都给数据的空间分配、数据的交互和数据的输入输出24带来了巨大的挑战。

本发明实施例提供了一种多模多核的通信基带SoC芯片，可以解决上述四个问题，实现LTE-A通信。该SoC芯片包括：多个通用数字信号处理器；一个射频前端协处理器、一个并行比特协处理器以及片上存储器；

其中，所述射频前端协处理器、所述并行比特协处理器以及所述通用数字信号处理器均与所述片上存储器通信连接。

本发明实施例所述SoC芯片由多个通用数字信号处理器搭载通信专用的射频前端协处理器以及并行比特处理器构成，可以支持LTE-A通信。该结构的SoC芯片可以用于宽带通讯系统的平滑升级和通讯标准的多模式兼容。其中，通用数字信号处理器兼容RISC CPU指令以及CPU指令，即可实现高性能矢量处理功能，也可以处理诸如任务调度等管理性工作。通信专用的射频前端协处理器以及并行比特处理器可以实现多制式的载波调制解调、MIMO调制及FEC处理等通信专用功能。所述SoC芯片可以解决LTE-A软基带技术的多个核心技术问题，支持支持LTE-A通信规则。可见，本发明技术方案通过以单个集成的SoC芯片实现LTE-A通信，体积小，结构简单，成本低。

为了使本发明实施例提供的技术方案更加清楚，下面结合附图对上述方案进行详细描述。

参考图1-图3，图1为本发明实施例提供的一种SoC芯片的芯片布局示意图，图2为图1所示SoC芯片的外设接口布局示意图，图3为图1所示示SoC芯片的互联结构示意图。

需要说明的是，本发明实施例所述SoC芯片的芯片布局包括但不局限于图1所示实施方式，所述SoC芯片的外设接口布局包括但不局限于图2所示实施方式。

所述外设接口包括存储器接口以及其他设备接口。如图2所示，存储器接口包括：EDMA、DDR2、SRAM/FLASH、SPI-FLASH以及Micro-SD等；其他设备接口包括GPIO、SPI、I2C、UART、AD/DA、ISO7816以及JESD207等。外设接口采用复用的方式，使用者可以根据应用需求进行自行配置，提高SoC芯片的通用性。

所示SoC芯片1包括：多个通用数字信号处理器；一个射频前端协处理器12、一个并行比特协处理器11以及片上存储器。其中，所述射频前端协处理器12、所述并行比特协处理器11以及所述通用数字信号处理器均与所述片上存储器通信连接。

所示SoC芯片1还包括：总线接口单元(BIU)、DMA模块(直接内存存取模块)、PBU(外设总线接口模块)、时钟模块15、中断控制模块16以及存储控制器模块17。PBU通过BIU与直接内存存取单元控制器33以及数据总线31通信连接。存储控制器模块17与BIU以及第八DMA单元通信连接。BIU与数据总线31通信连接。第八DMA单元与直接内存存取单元控制器33通信连接。

整个SoC芯片1的架构中的通用数字信号处理器、射频前端协处理器12及并行比特协处理器11具有高效运算处理能力和可配置性，各个处理器均可以经过配置处于启动或关断状态以满足不同的应用需求。

同时各个处理器还具有良好的可重构性功能：对于通用数字信号处理器，通过硬件可重构方式，通用数字信号处理器可以进行标量数据的处理，也可以进行大位宽向量数据的运算，当进行向量数据的运算时，将多个硬件功能单元进行重构形成向量运算执行单元，可以一次性完成高位宽数据的SIMD操作；对于射频前端协处理器12，根据配置的模式不同，硬件可以重构成支持1/2/4天线单载波模式(1个、2个、或4个天线的单载波模式)或1/2天线多载波模式(1个、或2个天线的多载波模式)的发送或接收单元；对于并行比特协处理器11，可以硬件重构成支持CDMA2000，WCDMA，TDS-CDMA或LTE的子块交织模式。

所述多个通用数字信号处理器之间通过所述数据存储管理单元以及所述直接内存存取模块进行环状耦合通信连接。

所述通用数字信号处理器与所述片上存储器通过高速数据总线(HS-bus)通信连接。所述通用数字信号处理器通过所述总线接口单元连接外部存储器。所述片上存储器包括：数据存储管理单元(DMMU)、所述DMA单元以及直接内存存取单元控制器33。所述通用数字信号处理器之间、所述通用数字信号处理器与所述射频前端协处理器12之间，以及所述通用数字信号处理器与所述并行比特协处理器11之间均通过所述片上存储器通信连接。

所述片上存储器的存储空间主要包括寄存器堆、数据高速缓存模块以及片上快速存储模块。快速存储模块除了具有一般的load/store指令接口外还具有DMA接口，可以通过DMA接口进行和外部存储器的快速数据搬运。数据高速缓存模块主要供CPU数据访问指令使用，DSP指令为了保证访问速度，只会访问片上快速存储模块。寄存器堆的基本架构为64*32，分为32个通用寄存器和32个辅助寄存器，通用寄存器和辅助寄存器之间的数据传输通过专门的指令完成。寄存器最大支持4读2写，同时支持最小8bit最大256bit位宽的访问操作。同时为了提高寄存器堆效率，所述寄存器堆包括：乘累加ACC寄存器、AR寄存器、AAR辅助地址寄存器以及MP寄存器。乘累加ACC寄存器：做为运算类指令的目的寄存器，方便乘累加等操作的连续执行；AR寄存器：DSP地址运算的专用寄存器；AAR辅助地址寄存器：DSP指令非对齐数据装载操作的寻址寄存器；MP寄存器：乘累加运算中的乘数寄存器。

具体的，所述多个通用数字信号处理器包括：第一通用数字信号处理器13a、第二通用数字信号处理器13b、第三通用数字信号处理器13c以及第四通用数字信号处理器13d。所述数据存储管理单元包括：第一数据存储管理单元14a、第二数据存储管理单元14b、第三数据存储管理单元14c以及第四数据存储管理单元14d。所述直接内存存取模块包括：第一DMA单元、第二DMA单元、第三DMA单元以及第四DMA单元。

通用数字信号处理器均与数据总线31连接。各类外设接口20通过外围总线32(APB-BUS)与PBU连接。

其中，为了实现上述环状耦合通信连接，所述第一通用数字信号处理器13a依次通过所述第一数据存储管理单元14a以及所述第一DMA单元与所述直接内存存取单元控制器33通信连接；所述第二通用数字信号处理器13b依次通过所述第二数据存储管理单元14b以及所述第二DMA单元与所述直接内存存取单元控制器33通信连接；所述第三通用数字信号处理器13c依次通过所述第三数据存储管理单元14c以及所述第三DMA单元与所述直接内存存取单元控制器33通信连接；所述第四通用数字信号处理器13d依次通过所述第四数据存储管理单元14d以及所述第四DMA单元与所述直接内存存取单元控制器33通信连接；所述内存存取单元控制器33与所述射频前端协处理器12以及所述并行比特协处理器11均通信连接。

SoC芯片1的模块互联采用了分层级的互联方式，使得4个通用数字信号处理器之间进行环状耦合通信连接，4个通用数字信号处理器依次连接形成环状，这样每个通用数字信号处理器除了可以读写自己的存储空间数据外，还可以通过自定义的高速数据总线以相同访问速度利用DSP访存指令读取到另外一个通用数字信号处理器的存储空间数据。这种访问的速度最快，通常为1～2个时钟周期。

同时每个通用数字信号处理器还可以通过自定义BIU总线以及CPU指令访问到其他通用数字信号处理器的存储空间，以该种方式做数据访问时，访存速度稍慢，通常需要花费若干个时钟周期。SoC芯片1还有专门的DMA模块负责进行4个通用数字信号处理器之间、通用数字信号处理器与射频前端协处理器12之间以及通用数字信号处理器与并行比特协处理器11之间的快速数据交换。

SoC芯片1还具有外设模块。并行比特协处理器11、射频前端协处理器12以及外设模块都定义了相应的Memory Mapped(存储器映像)寄存器，该类寄存器映射在SoC芯片1的存储空间上，可以通过CPU访存指令进行读写控制，这类慢速设备的访问在本发明SoC芯片中采用APB接口完成以节省功耗。第五DMA单元具有接口DEV0，第六DMA单元具有接口DEV1，第七DMA单元具有接口DEV2。DEV0、DEV1以及DEV2均为EDMA接口，均具有两EDMA接口，可以与外部进行数据交互。

可选的，所述第一数据存储管理单元14a与第二通用数字信号处理器13b通信连接；所述第二数据存储管理单元14b与所述第三通用数字信号处理器13c通信连接；所述第三数据存储管理单元14c与所述第四通用数字信号处理器13d通信连接；所述第四数据存储管理单元14d与所述第一通用数字信号处理器13a通信连接。

图1所示SoC芯片1的互联方式和面向LTE-A应用特点相关，在进行任务分解时，各个通用数字信号处理器的任务多处于流状，一个通用数字信号处理器完成操作后将数据传递给下一个通用数字信号处理器做下一步操作依次类推。同时为了充分开发通用数字信号处理器的数据传输性能，在每个带有存储的功能模块接口处均设计了一组DMA接口以方便块状数据的搬运，即各个通用数字信号处理器以及协处理器均单独对应一个DMA单元以方便块状数据的搬运。

由于DMA单元的工作可以隐藏在后台程序中进行不占用显性的指令开销，因此可以在通用数字信号处理器执行程序的同时完成DMA的数据搬运，本实施例中各个DMA单元的位宽为256bit，一个周期可以传输8个字，传输时钟频率同SoC芯片的系统时钟，同时DMA单元具有多种DMA传输模式，包括普通传输，二维传输等。对于指令执行过程中产生的访存操作除了访问DMMU空间的数据外其他均通过BIU总线完成数据读写操作，BIU总线分成了3组，分别为指令总线(IBIU)，数据总线(DBIU)和CPU单字数据总线(cpuBIU)。

其中，IBIU，DBIU位宽均为256bit，cpuBIU位宽32bit。IBIU和DBIU主要连接通用数字信号处理器中的指令cache和数据cache，用于cache fill数据或者cache的回写操作。cpuBIU连接通用数字信号处理器的LDST单元，主要处理uncache空间的数据读写操作。BIU总线的一端连接4个通用数字信号处理器，另一端连接存储控制模块以及PBU桥。对于一个数据访问，通用数字信号处理器会把相应的使能信号发送到BIU总线上，然后在存储控制模块或PBU桥端口总线控制单元对访问地址进行解码，以进一步分析数据的访问区间。

如果是访问外部存储，则存储控制模块将访问使能转化成外部存储相应的数据结构进行输出，如果是访问的片上存储器的APB接口，则会使能APB总线，进一步通过APB地址使能到具体的片上设备。BIU总线的访问速度相对于通用数字信号处理器直接对片上存储器的访问而言要慢很多，根据所访问的设备不同，所需要的时钟周期从几个到几十个不等。

本发明实施例中，所述通用数字信号处理器是32位基于VLIW(超长指令)结构的数字信号处理器(DSP)以及通用CPU的一体化处理器。所述通用数字信号处理器用于运行32为DSP指令，兼容通用RISC CPU指令，支持多条CPU和DSP指令的同时并行执行。

所述通用数字信号处理器的指令集包括：DSP指令以及CPU指令。其中，所述CPU指令兼容RISC CPU指令结构；所述DSP指令包括2bit的并行标识符，所述并行标识符用于分别表示当前指令与前一条以及后一条指令的并行情况，使得DSP指令可以前后携带CPU指令实现并行发射。

所述通用数字信号处理器为DSP和CPU一体化结构，采用基于VLIW的DSP处理器架构，所述通用数字信号处理器主要用于LTE-A中矢量的数字信号运算以及符号处理等操作，所述通用数字信号处理器具有同步，信道估计，均衡，FFT/IFFT及调制解调等功能。所述通用数字信号处理器实现所述功能需要用到各种ALU指令，MUL指令以及LDST指令。

本发明实施例中，通过DSP指令以及CPU这两种指令集的结合，既使得SoC芯片1可以进行复杂的数字信号处理算法的快速运算，也可以完成包括协议解析，同步控制以及系统操作等。

由于所兼容的CPU指令本身不带有并行标识符，不能满足VLIW结构处理器指令并行分发的解析要求，因此在设计DSP指令中特意设计了2bit的并行标识符，该2bit标识符分别表示当前指令与前一条以及与后一条指令的并行情况，这样一条DSP指令就可以前后携带CPU指令实现并行发射。DSP指令集中，从指令的运算功能上分类可以分为3类：算术运算类指令(ALU指令)，乘累加类指令(MUL指令)，数据存储类指令(LDST指令)三大类。从指令的数据类型上分类可以将指令分成标量类指令和向量类指令，其中标量类指令用来处理单个数据的各类运算，向量类指令可以通过数据和功能单元的重构方式完成多个数据即一个向量数据的各类运算。ALU操作，MUL操作和LDST操作均有相应的向量指令进行对应。

可见，本发明实施例所述SoC芯片的内核为VLIW结构，可以支持多条CPU和DSP指令的同时并行执行，因此可以大大加速处理器的运算速度。

参考图4-图7，图4为本发明实施例提供的一种通用数字信号处理器的结构示意图，图5为图4所示通用数字信号处理器的取指译码分发模块的结构示意图，图6为图4所示通用数字信号处理器的指令执行模块的结构示意图，图7为图4所示通用数字信号处理器的数据交换接口单元的结构示意图。

如图4所示，所述通用数字信号处理器包括：取指译码分发模块41，指令执行模块42和数据交换接口单元43。取指译码分发模块41，指令执行模块42和数据交换接口单元43均与数据总线44通信连接。取指译码分发模块41与指令执行模块42通信连接。

所述取指译码分发模块41用于取指令、译码指令、缓存指令、写指令槽以及根据指令并行度分发指令。

所述取指译码分发模块41的结构如图5所示，所述取指译码分发模块41包括：指令高速缓存模块411、地址转换模块412、取指和预解码模块413、指令槽模块414以及指令分发模块415。地址转换模块412与指令高速缓存模块411通信连接。指令高速缓存模块411与取指和预解码模块413通信连接。取指和预解码模块413与指令槽模块414通信连接。指令槽模块414与指令分发模块415通信连接。地址转换模块412与指令执行模块42通信连接。取指译码分发模块41与数据总线44通信连接，取指译码分发模块41向数据总线发送指令流。

指令高速缓存模块411用于指令取指以及缓存指令；地址转换模块412用于虚拟地址和物理地址之间的地址转换；取指和预解码模块413用于将指令进行预解码，得到相应的指令类型以及操作码等信息，并将所述信息以及指令本身存入指令槽中；指令分发模块415用于从指令槽获取相应指令，分析并行度并进行指令分发。为了保证指令可以被连续高效的并行分发，指令槽的深度设计大于2个最大并行度，比如指令最大并行执行度为4条，则指令槽深度不小于8。

指令分发模块415具有两组指令分发单元。图5中，一组指令分发单元具有chA0、chA1、chA2以及chA3四个指令分发单元。另一组指令分发单元具有chB0、chB1、chB2以及chB3四个指令分发单元。

所述指令执行模块42的结构如图6所示，所述指令执行模块42用于执行指令。所述指令执行模块42包括：向量算术运算模块61、向量乘法运算模块62、存储控制模块63以及跳转和例外控制模块64。

所述指令执行模块42用于完成通用数字信号处理器的各类指令功能。向量算术运算模块61用于完成各类加减、移位及逻辑操作；向量乘法运算模块62用于进行乘累加相关操作；存储控制模块63用于完成所有数据存储相关操作；跳转和例外控制模块64用于控制程序的流程，对跳转指令或者发生的例外等进行处理。

所述指令执行模块42还包括：与数据总线44以及存储控制模块63通信连接的数据高速缓存模块；与向量算术运算模块61、向量乘法运算模块62、存储控制模块63、跳转和例外控制模块64均通信连接的寄存器堆模块。

所述寄存器堆包括具有第一寄存器堆651的第一数据通路注册文件模块65；以及具有第二寄存器堆661的第一数据通路注册文件模块66。寄存器堆模块通过向量数据变换模块67与数据总线44通信连接。存储控制模块63依次通过该数据库可用性组模块69以及偏上快速存储模块68与数据总线44通信连接。

所述指令执行模块42包括：第一组指令执行模块以及第二组指令执行模块，即向量算术运算模块61、向量乘法运算模块62以及存储控制模块63均具有两组功能模块。具体的，如图6所示，为了执行效率，降低指令间冲突发生的可能性，所述指令执行模块42中对应的功能模块被分成了A、B两组，A组包括第一寄存器堆，B组具有第二寄存器堆。A组的通道即可以支持CPU指令也可以支持自定义的DSP运算指令，B组的通道只支持DSP指令。每一组指令执行模块具有其独立的寄存器堆和功能单元，A组与B组寄存器堆之间的数据交换可以通过特定的DSP指令完成。

如图6所示，向量算术运算模块61具有两组功能模块，向量算术运算模块61的第一组功能模块具有四个算数运算单元ALUA，向量算术运算模块61的第二组功能模块具有四个算数运算单元ALUB。向量乘法运算模块62具有两组功能模块，向量乘法运算模块62的第一组功能模块具有两个乘法运算单元MULA，向量乘法运算模块62的第二组功能模块具有两个乘法运算单元MULB。存储控制模块63具有两组功能模块，存储控制模块63的第一组功能模块具有两个存储控制单元LDSTA，存储控制模块63的第二组功能模块具有两个存储控制单元LDSTB。所述指令执行模块42的第一组指令执行模块包括向量算术运算模块61、向量乘法运算模块62以及存储控制模块63的第一组功能模块。所述指令执行模块42的第二组指令执行模块包括向量算术运算模块61、向量乘法运算模块62以及存储控制模块63的第二组功能模块。

在图6所示实施方式中，向量算术运算模块61、向量乘法运算模块62以及存储控制模块63都是多通道的，均具有两组功能模块，且能够通过硬件重构的方式支持向量操作。由于向量算术运算模块61、向量乘法运算模块62以及存储控制模块63都被分成AB两组，可以独立进行运算操作。每个单通道功能单元可以支持到最大64bit的数据运算操作，每2个通道的功能单元可以进行重构完成一个最大128bit向量数据处理，每4个通道的功能单元可以进行重构完成一个最大256bit向量数据的处理。

所述第一组指令执行模块与所述第二组指令执行模块具有相同的DSP指令执行功能；且所述第一组指令执行模块具有CPU指令执行功能。所述第一组指令执行模块与所述第二组指令执行模块分别具有独立的寄存器堆以及功能单元。所述存储控制模块具有硬件重构功能，用于使得多个单通道的功能单元合并成向量执行单元。

通过上述描述可知，通用数字信号处理器的执行级被分成了A、B两组，每组可以最多运行4条指令，AB两组在执行DSP指令功能上是完全对称的，但是A组还负责CPU指令的执行。8个通道执行单元主要包括8个算术运算单元(ALU单元)、4个乘累加单元(MUL单元)和4个数据存储控制单元(LDST单元)，另外还有一个跳转和例外控制模块(BrExcp模块)，用于专门用来处理跳转、例外及CP0相关指令。相应的，ALU单元，MUL单元和LDST单元也被均分成了AB两组，通过通用数字信号处理器提供的硬件重构功能，每两个MUL单元或LDST单元可以形成一个半向量执行单元，完成128bit数据的操作，每4个MUL单元或LDST单元可以合并形成一个全向量执行单元，完成256bit向量的操作。硬件的重构功能是根据指令不同而自动完成，不需要进行额外配置。片上存储器主要包括Dcache以及片上快速存储单元(DMMU)，这些存储空间均通过各通道的LDST单元进行访问，同时处理器中还有一个向量数据变换模块用于处理向量类指令的数据操作。

图6中处理器寄存器堆同样被分成AB两组，AB寄存器堆之间的数据交换可以通过特定的DSP指令完成。每个通用数字信号处理器中CPU指令可访问的寄存器共32个，DSP指令可访问寄存器共64个。DSP指令可访问的64个寄存器可分为32个通用寄存器Rreg和32个辅助寄存器Ereg，其中Rreg用于DSP的通用运算和数据存储操作，Ereg用于DSP地址产生和部分向量功能。这些寄存器可以根据指令硬件重构成128bit的半向量寄存器，或256bit的向量寄存器供指令操作使用。

所述数据交换接口单元43的结构如图7所示，所述数据交换接口单元43用于数字信号处理器与外部设备及进行数据交互；所述数据交换接口单元43包括：数据交叉控制单元432以及总线接口单元431。

本发明实施例中，通用数字信号处理器的流水线主要分为PC生成、取指、译码分发、操作数生成和指令执行五个阶段，每个阶段可能占用多个时钟周期。PC生成阶段主要根据跳转以及例外等地址源状态选取PC地址；取指阶段从指令缓存或指令总线接口单元的总线上读取出指令存入指令槽；译码分发阶段对指令类型进行解码分析将指令映射到相应的功能单元；操作数生成阶段主要根据指令中的操作数域进行操作数选取；指令执行阶段完成各类指令的执行，包括执行ALU指令，MUL指令，LDST指令和BrExcp指令的操作。指令执行阶段具体可以完成的如下操作：算数运算单元用于完成加减运算、逻辑操作、移位、寄存期间数据交换等操作；乘法运算单元用于完成各类乘法、乘累加操作；存储控制单元用于完成各类数据的装载/存储，堆栈/出栈等操作；跳转和例外控制模块用于完成跳转，例外等操作。

为了提高指令的执行效率，减少不必要的执行气泡，通用数字信号处理器的流水线内部设置了多条旁路(Bypass)逻辑模块，具体包括算数运算单元、乘法运算单元和load/Store单元向前一级的数据进行旁路处理。旁路逻辑模块的功能是将中间结果直接回馈到寄存器取操作数的源端供操作数选择逻辑使用，从而消除1个流水线气泡，降低流水线产生冲突的可能。

为了减少跳转引起的开销，通用数字信号处理器的指令执行周期安排得尽量紧凑，使函数运行中间插入较少气泡，通用数字信号处理器采用8级流水，每一级流水线完成的功能如下：

第一级：根据PC地址判断是否需要启动Icache(指令缓存)，或者是生成外存访问信号；PC的源包括跳转地址，例外地址，循环地址以及PC+32地址；

第二级：通过ITLB(Instruction Translate Look side Buffers指令指令转换表缓存区)进行页地址转换；通过Icache tag(指令缓存标签)读出的数据与TLB()输出的物理页地址进行比较得出相应hit信号(检测信号)；

第三级：Icache读出指令写入指令槽；取值和预解码模块根据每个32bit指令预解码出指令类型，一并存入指令槽；

第四级：指令分发模块分析指令的并行度，并根据指令的类型进行指令分发，将并行指令分发到具有相应功能的执行通道中去；

第五级：进行各类指令操作数选取以及地址数据更新；

第六级：MUL单元和LDST单元的第1级操作；ALU单元完成操作回写至寄存器；跳转和例外控制模块进行跳转判断并生成相应的跳转信号

第七级：MUL单元的第2级操作；LDST单元完成操作；

第八级：MUL单元完成操作并写回寄存器。

所述射频前端协处理器的结构可以如图8所示，图8为本发明实施例提供的一种射频前端协处理器的结构示意图。所述射频前端协处理器为通信数字射频中频前端协处理器，它所进行的操作介于DSP和射频前端接口模块之间，主要解决前端数字信号在AD工频和协议标准频之间的频谱转换。

所述射频前端协处理器的前端包含3部分：标准频处理部分；标准频与工频的频率转换部分；工频及中频处理部分。

标准频处理部分主要对信号进行频谱成形，一般对信号进行2-4倍插值FIR滤波成形，包含数据AGC模块(TxAGC)、数据映射模块(MUX/DeMUX)和FIR滤波模块(ShapeFilter)。

标准频和工频间的频率转换，包含整数倍和小数倍的频率转换以及频率转换滤波。如图8所示，包含重采样FIFO、小数倍重采样Resample、小数倍重采样平滑滤波BandFilter、整数倍重采样及滤波CICFilter。重采样FIFO实现变换采样频率时数据采样间隔的改变；小数倍重采样Resample模块通过拉格朗日算法实现重采样的数据插值，可以实现1/2-2倍的重采样；小数倍重采样平滑滤波BandFilter一方面对拉格朗日重采样的信号进行平滑滤波，一方面对ShapeFilter滤波进行级联波形成形，进一步改善波形成形的性能；CICFilter通过梳妆积分滤波的方法，实现整数倍的重采样及滤波，可以实现1-256倍的数据重采样。

工频及中频的信号处理，需要首先进行功率平衡PowerCntr，实现各路信号的功率控制，然后通过IF模块，利用CORDIC算法产生中频信号，为每一路信号添加中频；最后通过载波聚合CA模块，将各中频信号进行组合，形成载波聚合信号。如果是接收信号，需要进行接收增益控制AGC。

所述射频前端协处理器具有执行变速率采样功能、可配置滤波功能、直流补偿功能、IQ平衡功能和载波频偏补偿功能。当SoC芯片处于接收状态的时候，从天线接收信号后，通过射频前端接口将数据传送给射频前端协处理器，完成数据处理后把数据发送给通用数字信号处理器；当SoC芯片处于发射状态的时候，射频前端协处理器接收来自通用数字信号处理器的数据，完成对数据的预处理通过射频前端接口，送给天线。

所述射频前端协处理器具有两个通信通道；图8中一个虚线方框对应一个通信通道。每个通道用于处理1个、2个、或4个天线的单载波模式(1/2/4天线单载波模式)的发送或接收；或者，每个通道用于处理1个、或2个天线的多载波模式(1/2天线多载波模式)的发送或是接收。

每个通信通道的4路数据具有相同的带宽和采用速率，可以具有两个不同的载波。同一通信通道内天线的参数配置需要完全一样，两个通信通道的天线参数可以不同。射频前端协处理器的两个通信通道支持2种模式：两个通信通道相互独立或两个通信通道合成。

当两个通信通道相互独立时，每一个通信通道都可配置成发送或接收模式且每个通信通道都可处理1/2/4天线单载波信号或1/2天线的双载波信号。

当两个通信通道合成时，两个通信通道需要同时配置成发送或接收模式，该模式下可处理4天线双载波信号。射频前端协处理器中每个通信通道的模块电路主要包括：前存储器(FrontMem IN RAM)、前自动增益控制(FrontAgc TxAGC)、成形滤波器(ShapeFilter)、重采样滤波器(Resample)、通带滤波器(BandFilter)、梳状滤波器(CICFilter)、功率平衡(Power Cntr)、IF中频添加以及数字载波聚合(CA)等模块。其中TxAGC、ShapeFilter、Resample、BandFilter、CICFilter为串行处理，之后的模块为并行处理。

参考图9，图9为本发明实施例提供的一种并行比特协处理器的结构示意图，图9所示并行比特协处理器90包括：编码模块、解码模块以及信道交织模块。具体的，所述并行比特协处理器具有编码通道91以及解码通道92。

编码通道91包括第一编码旁路逻辑单元，CRC编码单元，卷积、trubo码编码单元，第二编码旁路逻辑单元以及信道交织单元。

单元解码通道92包括第一解码旁路逻辑单元，信道解交织单元，卷积、turbo码解码单元，第二解码旁路逻辑单元以及CRC解码模块。

所述编码模块可以理解为包括CRC编码单元和卷积、turbo码编码单元；所述解码模块包括CRC解码单元和卷积、turbo码解码单元；所述交织模块包括信道交织单元和信道解交织单元。

所述并行比特协处理器具有循环冗余校验功能、扰码功能、纠错码功能以及比特交织功能。其中，编码模块可以进行CRC编码，卷积/Turbo编码和交织操作；解码模块的功能和编码模块的功能对应，可以完成CRC解码，卷积/Trubo解码和解交织操作。

图9所示并行比特协处理器中，CR编码单元用于CRC的编码；CRC解码单元用于CRC的解码，以实现高速的并行CRC，并与现有系统进行对接；卷积、trubo码编码单元用于卷积码和Turbo码的编码；卷积、trubo码解码单元用于卷积码Turbo码的解码；信道交织单元用于实现LTE/LTE/A的比特交织和信道交织；信道解交织单元用于实现LTE/LTE/A的解交织。

并行比特协处理器的工作流程可以划分为编码流程和解码流程，并行比特协处理器的内部采用对称的乒乓结构，因此解交织和解码可以同时进行。

并行比特协处理器的编码流程为：首先，通过DMA输入数据；然后，数据以比特的格式进行CRC/分段CRC校验；此后，数据输出两路比特，1路为直接输出比特，另一路为交织输出比特，两路比特编码输出3路比特，合成96比特数组，共8路；尔后，以并行的模式输出8路比特，进行内交织，交织结果合成为32比特组并通过DMA输出。

并行比特协处理器的译码流程为：首先，通过DMA输入数据；然后，数据以byte的格式8路并行进入解交织模块，进行解交织处理，输出8路8byte；尔后，数据以byte的格式8路再次并行进入解交织模块，进行并行重排处理，输出8路8byte；与此同时，以并行的模式输出3路32byte，1路为信息，另2路为没有交织和交织的校验，3路byte进入译码器译码输出1路比特，合成32比特数组；尔后，输出1路32比特，进行CRC校验，校验结果合成为32比特组并通过DMA输出。

本发明实施例中，射频前端协处理器和并行比特协处理器均可以通过DMA端口进行数据读写，通过APB端口进行数据配置。

可选的，本发明实施例中，通过数据总线实现所述通信连接。

本发明实施例所述SoC芯片具有多个通用数字信号处理器，多个通用数字信号处理器包含广泛的DSP指令集，可以支持DSP数字信号处理指令集以及CPU控制指令集，实现信号处理和协议处理的无缝接合，可执行各种数字信号处理算法。通过多个通用数字信号处理器可以满足高速的数字信号处理和CPU协议处理功能，可以完成LTE-A的PHY层的信号处理，还可以实现广泛的系统控制功能，完成LTE-A的MAC层的协议管理。

本发明实施例提供的面向LTE-A的高性能多模多核基带SoC芯片具有如下有益效果：SoC芯片具有多个处理器核以及通信模式，为多模多核的基带通信SoC芯片；SoC芯片采用可编程的矢量处理器(通用数字信号处理器)和可配置的加速协处理器(射频前端协处理器以及并行比特协处理器)，实现了支持LTE-A通信协议的单芯片SoC构架方案；SoC芯片中的各个处理器均支持多种模式且可编程性强，可以使用户以软件的架构实现移动通信的信号处理，并实现硬件基带通信处理向软件基带通信处理的转化；通过具有多制式通信的协处理器，实现了对各种不同参数的FFT、调制、滤波、卷积码、Turbo码和LDPC码的处理，并可以任意的格式进行组合联通，实现多制式的通信信号的统一解调，并具有良好的可扩展性；接口类型丰富，支持可扩展接口，可扩展应用于各种移动通信系统中，实现SoC芯片的广泛应用。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种多模多核的通信基带SoC芯片，其特征在于，包括：多个通用数字信号处理器；一个射频前端协处理器、一个并行比特协处理器以及片上存储器；

其中，所述射频前端协处理器、所述并行比特协处理器以及所述通用数字信号处理器均与所述片上存储器通信连接。

2.根据权利要求1所述的SoC芯片，其特征在于，所述通用数字信号处理器与所述片上存储器通过高速数据总线通信连接；

所述通用数字信号处理器通过总线接口单元连接外部存储器；

所述片上存储器包括：数据存储管理单元、直接内存存取模块以及直接内存存取单元控制器；所述通用数字信号处理器之间、所述通用数字信号处理器与所述射频前端协处理器之间，以及所述通用数字信号处理器与所述并行比特协处理器之间均通过所述片上存储器通信连接。

3.根据权利要求2所述的SoC芯片，其特征在于，所述多个通用数字信号处理器包括：第一通用数字信号处理器、第二通用数字信号处理器、第三通用数字信号处理器以及第四通用数字信号处理器；

所述数据存储管理单元包括：第一数据存储管理单元、第二数据存储管理单元、第三数据存储管理单元以及第四数据存储管理单元；

所述直接内存存取模块包括：第一直接内存存取单元、第二直接内存存取单元、第三直接内存存取单元以及第四直接内存存取单元；

其中，所述第一通用数字信号处理器依次通过所述第一数据存储管理单元以及所述第一直接内存存取单元与所述直接内存存取单元控制器通信连接；所述第二通用数字信号处理器依次通过所述第二数据存储管理单元以及所述第二直接内存存取单元与所述直接内存存取单元控制器通信连接；所述第三通用数字信号处理器依次通过所述第三数据存储管理单元以及所述第三直接内存存取单元与所述直接内存存取单元控制器通信连接；所述第四通用数字信号处理器依次通过所述第四数据存储管理单元以及所述第四直接内存存取单元与所述直接内存存取单元控制器通信连接；所述内存存取单元控制器与所述射频前端协处理器以及所述并行比特协处理器均通信连接。

4.根据权利要求3所述的SoC芯片，其特征在于，所述第一数据存储管理单元与第一及第二通用数字信号处理器通信连接；

所述第二数据存储管理单元与所述第二及第三通用数字信号处理器通信连接；

所述第三数据存储管理单元与所述第三及第四通用数字信号处理器通信连接；

所述第四数据存储管理单元与所述第四及第一通用数字信号处理器通信连接。

5.根据权利要求1所述的SoC芯片，其特征在于，所述通用数字信号处理器是32位基于VLIW结构的数字信号处理器以及通用CPU的一体化处理器；

所述通用数字信号处理器用于运行32位DSP指令，兼容通用RISC CPU指令，支持多条CPU和DSP指令的同时并行执行。

6.根据权利要求5所述的SoC芯片，其特征在于，所述通用数字信号处理器的指令集包括：DSP指令以及CPU指令；

其中，所述CPU指令兼容通用RISC CPU指令结构；所述DSP指令包括2bit的并行标识符，所述并行标识符用于分别表示当前指令与前一条以及后一条指令的并行情况，使得DSP指令可以前后携带CPU指令实现并行发射。

7.根据权利要求5所述的SoC芯片，其特征在于，所述通用数字信号处理器包括：取指译码分发模块，指令执行模块和数据交换接口单元；

所述取指译码分发模块用于取指令、译码指令、缓存指令、写指令槽以及根据指令并行度分发指令；

所述指令执行模块用于执行指令；所述指令执行模块包括：向量算术运算模块、向量乘法运算模块、存储控制模块以及跳转和例外控制模块；

所述数据交换接口单元用于数字信号处理器与外部设备及进行数据交互；所述数据交换接口单元包括：数据交叉控制单元以及总线接口单元。

8.根据权利要求6所述的SoC芯片，其特征在于，所述指令执行模块包括：第一组指令执行模块以及第二组指令执行模块；

所述第一组指令执行模块与所述第二组指令执行模块具有相同的DSP指令执行功能；且所述第一组指令执行模块具有CPU指令执行功能；

所述第一组指令执行模块与所述第二组指令执行模块分别具有独立的寄存器堆以及功能单元；

所述存储控制模块具有硬件重构功能，用于使得多个单通道的功能单元合并成向量执行单元。

9.根据权利要求1所述的SoC芯片，其特征在于，所述射频前端协处理器具有执行变速率采样功能、可配置滤波功能、直流补偿功能、IQ平衡功能和载波频偏补偿功能；

所述射频前端协处理器具有两个通信通道；每个通道用于处理1个、2个、或4个天线的单载波模式的发送或接收；或者，每个通道用于处理1个、或2个天线的多载波模式的发送或是接收。

10.根据权利要求1所的SoC芯片，其特征在于，所述并行比特协处理器包括：编码模块、解码模块以及信道交织模块；

所述并行比特协处理器具有循环冗余校验功能、扰码功能、纠错码功能以及比特交织功能。