CN106158972A - 制造高压功率场效应管的系统及方法 - Google Patents

制造高压功率场效应管的系统及方法 Download PDF

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Abstract

高压功率MOSFET包括第一导电型掺杂的半导体衬底；在半导体衬底中的第二导电型掺杂的源极和第二导电型掺杂的漏区；在半导体衬底上由第二导电型掺杂的一个或多个漏层，横跨于体区与漏区之间；高压功率MOSFET还包括绝缘层，绝缘层至少覆盖体区和一个或多个漏层的部分区域；在绝缘层上的电压控制层，构造电压分布以耗尽其中的电荷载流子，进而增加开路状态下的开路电压，以及在通路状态下积累电荷载流子，进而降低导通电阻。

Description

制造高压功率场效应管的系统及方法
技术领域
本发明涉及半导体器件领域，尤其是高压功率场效应管(MOSFET)领域。
背景技术
在半导体高压功率MOSFET中，最重要的部分为轻掺杂漏极(LDD)区(也称为“漂移”区)。在电压阻断(即“开路”)状态下，LDD承担着施加在MOSFET上的高电压。但LDD也严重地限制了导通(即“通路”)状态下的电导率。在传统的高电压功率MOSFET中，由于LDD电阻，总导通电阻(Ron)一般随反向击穿电压(Vb)的增大迅速增加。总导通电阻与反向击穿电压(Vb)的关系大致可以表示为Ron～Vb 3的函数。例如，在一个750V传统垂直MOSFET中，LDD几乎贡献了总导通电阻的99％。
近年来技术人员研发出了一些新方法以减少导通电阻。这些方法成功地降低了单位面积的导通电阻，即导通比电阻Rsp。现有的大多数方法都试图在设定的反向击穿电压下增加LDD的掺杂浓度。其中一个典型的实例就是降低表面场技术(RESURF)，它利用电荷补偿或场导体板以减低峰值电场，从而得以提高LDD的掺杂浓度(J.A.Appels and H.M.J.Vaes,HV Thin Layer Devices(RESURF Devices),Proc.Intl.Electron Devices Meeting,pp.238-241,1979)。另一方法为所谓的电荷平衡法(CB)，它在MOSFET击穿前将LDD的电荷载流子耗尽(Coe,US Patent 4,754,310A；Chen,US Patent 5,216,275；and Tihanyi,USPatent 5,438,215)。电荷平衡法主要用于垂直MOSFET，多年来它已经逐渐成功地减少了MOSFET的导通比电阻Rsp。而RESURF和场控制法更广泛地应用于更容易与低压器件集成的横向MOSFET。多年来，RESURF已逐渐演变成外加电荷平衡法的所谓多RESURF法。多RESURF和电荷平衡目前制造着集成MOSFET最好的导通比电阻Rsp。在开路状态下，它们依靠并列的P型和N型材料互相耗尽对方而得以支撑高电压。一般来说，在并列宽度减少时掺杂浓度以及电导率均可得到增加。但由于并列宽度和掺杂浓度控制上的难度，批量生产比较困难，尤其是后者，需要P型和N型掺杂浓度密切匹配。由于这些局限，多RESURF法在生产中只得到有限的应用。
此外还存在其他不同方法，在原理上它们也同样追求能有效地耗尽LDD载流子。但总的来说，这些方法均不太成功。例如，Kocon在美国专利6717203中提出，将电极置于漂移(LDD)区上改变电场以提高反向击穿电压。这种方法相对复杂，特别是另外又增加了一个电极，使其难以赋之于应用。Darwish在美国专利8592906中提出，采用电容耦合的漂浮电极为LDD提供类似的耗尽功能，但其由于电极的漂浮而不够稳定。
因此需要更简单又稳定的新方法来改善半导体高压功率MOSFET的性能。
发明内容
本发明属于高压半导体功率MOSFET器件范畴。在本发明中，通过调控LDD嵌入电场，在保持较高的电导率的同时，可以提高反向击穿电压。该嵌入结构的控制机制还可驱动LDD在通路状态下进入积累状态而使导通电阻明显降低。在开路状态下，在MOSFET漏极与源极之间的LDD区上或周围的新引入一电流通路可以为LDD提供稳定的嵌入式电场，得以耗尽LDD的电荷载流子。一绝缘介质材料薄层将该电流通路与LDD区相隔离。
上述电流通路可由电阻或半导体结器件组成。在电流开路状态下，流经该电流通路的一小电流提供了稳定的电压分布及嵌入式电场。该电场将LDD中的电荷载流子耗尽，进而增强了MOSFET的抗高压性能。通过优化调整该小电流通路，可得到优化的LDD电场分布，进而增强反向击穿电压。此载流子耗尽效应亦使在LDD表面上另外再增加一层额外的薄型导电材料层(额外的LDD掺杂层)成为可能。该额外的LDD掺杂层可进一步增加导通模式下的导电率。另外在通路状态下，可以通过进一步电场操纵，偏置LDD进入积累状态。通常积累状态会使载流子密度增加多个数量级，从而显著地降低导通电阻。
在本发明中，该小电流通路可由电阻材料组成，也可由一系列平面结二极管串联组成。MOSFET的源极和漏极控制着该小电流通路。在本发明中的部分结构中，在通路状态下，MOSFET栅极控制着电流通路，可偏置LDD进入积累状态，使得导通电阻明显减少。
本发明的一优势是可以将嵌入电场扩展入三维结构。除了上述一维耗尽效应外，可横向加入新的小电流通路而构成三维耗尽效应。在使用二极管的情况时，随着相邻两个二极管之间的间距减少，开路状态下的载流子耗尽和通路状态下的积累效应均得到增强。因此此技术极具技术延展性，即随着半导体工艺技术的进步，半导体尺寸变小而电导率增加。
本发明涉及高压功率MOSFET，该MOSFET包括第一导电型掺杂的半导体衬底；第二导电型掺杂在所述半导体衬底中的源极；所述第二导电型掺杂在所述半导体衬底上的漏区；所述第二导电型掺杂在所述半导体衬底上的一个或多个漏层，其中所述一个或多个漏层横跨于体区与所述漏区之间，其中所述漏区和源区的掺杂浓度至少高于所述体区和所述一个或多个漏层的掺杂浓度一个数量级；所述第一导电型掺杂的体区，用于将所述源极与所述一个或多个漏层和所述漏区相隔离；在所述体区的至少一部分上和所述一个或多个漏层上形成的绝缘层；在所述绝缘层上的电压控制层，用于在所述一个或多个漏层中形成电压分布，以使在MOSFET开路状态下耗尽电荷载流子，增加阻断电压，以及在MOSFET通路状态下积累电荷载流子，降低导通电阻。所述电压控制层可以包括电阻层或串联的P-N结层；以及在所述绝缘层上和至少部分在所述源极中的栅极。
本发明可包含以下一个或多个部分。所述绝缘层可处于部分体区之上，并且覆盖所述部分体区，其中所述部分体区夹在所述源极和一个或多个漏层之间。所述源区和漏区的掺杂浓度至少高于所述体区和一个或多个漏层的掺杂浓度两个数量级。所述源区和漏区的掺杂浓度至少高于所述半导体衬底的掺杂浓度一个数量级。一电压控制层可包括电阻层，其中电阻层可包括电连接所述源极的第一端，以及电连接所述漏区的第二端。一电压控制层可包括电阻层，其中电阻层可包括电连接所述栅极的第一端，以及电连接所述漏区的第二端。一电压控制层可包括电阻层，其中电阻层可包括电连接所述栅极的第一端，以及第二端，其中高压功率MOSFET可进一步包括连接在所述电阻层第二侧和漏区之间的P-N结二极管。一电压控制层可包括串联P-N结层。所述串联P-N结层可包括多个逆向连接的P-N结。所述串联P-N结层可包括电连接所述源极的第一端，以及电连接所述漏区的第二端。所述串联P-N结层可包括电连所述栅极的第一端，以及电连接所述漏区的第二端。所述串联P-N结层可包括多个串联连接的单向P-N结。所述串联P-N结层可包括电连接所述栅极的第一端，以及第二端，其中所述高压功率MOSFET可进一步包括连接在所述串联P-N结层第二端和漏区之间的P-N结二极管。电压控制层可包括第一串联P-N结层，其中所述高压功率MOSFET可进一步包括一个或多个与所述第一串联P-N结层并联的第二串联P-N结层，其中所述第一串联P-N结层和一个或多个第二串联P-N结层在所述一个或多个漏层中形成电压分布，以使在MOSFET开路状态下耗尽电荷载流子，增加阻断电压，以及在MOSFET通路状态下积累电荷载流子，降低导通电阻。电压控制层包括至少两个并联的串联P-N结层，其中所述至少两个串联P-N结在所述一个或多个漏层中产生电压分布，以使在MOSFET开路状态下耗尽电荷载流子，增加阻断电压，以及在MOSFET通路状态下积累电荷载流子，降低导通电阻。所述至少两个串联P-N结中的每一个可包括多个串联连接的同向P-N结，亦可包括多个串联的逆向连接P-N结。所述第一导电型可为P型，其中所述第二导电型则为N型，所述高压功率MOSFET为N型高压功率MOSFET。所述第一导电型可为N型，其中所述第二导电型则为P型，所述高压功率MOSFET为P型高压功率MOSFET。
这些和其他方面，他们的实现和其他特征被描述在附图、说明书和权利要求的细节中。
附图说明
图1-3为本发明实施例中采用电阻层以控制电压分布而降低导通电阻的高压功率MOSFET电路图；
图4-5为本发明实施例中采用串联逆向连接P-N结层以控制电压分布而降低导通电阻的高压功率MOSFET电路图；
图6为本发明实施例中采用串联单(同)向连接P-N结层以控制电压分布而降低导通电阻的高压功率MOSFET电路图；
图7为本发明实施例中采用双层串联单(同)向连接P-N结以控制电压分布而降低导通电阻的高压功率MOSFET电路图；
图8为本发明实施例中二串联单(同)向连接P-N结置于一层之内以控制电压分布而降低导通电阻的高压功率MOSFET的部分俯视图；
图9-12为本发明中一些等效电路实例，可用来达到图7-8的串联P-N结效果，以控制电压分布而降低导通电阻的高压功率MOSFET。
具体实施方式
为了更好地理解上述技术方案，下面将结合说明书附图以及具体实施方式对上述技术方案进行详细说明，应当理解本发明实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
参见图1，N型高压功率MOSFET 10包括轻掺杂P-型半导体衬底100，重掺杂N+源极130和位于轻掺杂P-型半导体衬底100之中的重掺杂N+漏区170。N型轻掺杂漏层(LDD)150横跨在N+掺杂漏区170和P型体区140之间，P型体区140毗邻重掺杂N+源极130，该LDD承担着施加于MOSFET上的高电压。在LDD层150上可选择性地形成极薄N型轻掺杂漏层(LDD)160。P型体区140将N+掺杂源极130与LDD层150/160和N+掺杂漏区170相隔离。
在一些实例中，N+掺杂源极130和N+掺杂漏区170的掺杂浓度至少高于P型体区140和一个或多个N型掺杂漏层150/160的掺杂浓度一个数量级。在另一些实例中，N+掺杂源极130和N+掺杂漏区170的掺杂浓度至少高于P型体区140和一个或多个N型掺杂漏层150/160的掺杂浓度两个数量级。
LDD层150的掺杂浓度可因材料而变，例如，在硅材料中，一般掺杂浓度≤1017/cm3，而在其他材料中可是不同的。重掺杂区N+源极130和N+掺杂漏区170在硅材料里的掺杂浓度一般>1×1019/cm3。
在本实例中，重掺杂区以N+备注，例如N+掺杂源极130与N+掺杂漏区170，在硅材料中的掺杂浓度范围为1019-1020/cm3，P型体区140在硅材料中的掺杂浓度为1017-1018/cm3，N-低掺杂LDD层150/160在硅材料中的掺杂浓度为1015-1018/cm3，低掺杂P-型衬底100在硅材料中的掺杂浓度为1014-1017/cm3。
在本实例中，低掺杂P-型半导体衬底100的掺杂浓度相当或低于P型体区140和一个或多个N型掺杂漏层150/160的掺杂浓度。换句话说，N+掺杂源极和N+掺杂漏极的掺杂浓度至少高于P型半导体衬底的掺杂浓度两个数量级。
绝缘层120形成在P型体区140的至少部分区域上，以及LDD层160和LDD层150上。特别的是，绝缘层120位于和覆盖于夹在N+掺杂源极130和一个或多个N型掺杂漏层150/160之间的P型体区140上。
栅极110处于P型体区140和至少部分源极130之上的绝缘层120上。通过调控该栅极110的电压可控制MOSFET的传导方式。如在栅极110上施加正电压，可使P型体区140的顶层反转为N型，进而产生了一条由源极130到LDD层150再到N+掺杂漏区170的导电通路，由此可使MOSFET进入通路状态。栅极110电压置零则可使MOSFET直接转入开路状态，以支持高电压。
本实例中的高压N型功率MOSFET包括电压控制层。该电压控制层在一个或多个N型轻掺杂漏层LDD中产生电压分布，在开路状态下耗尽电荷载流子而增加阻断电压，在通路状态下使其进入载流子积累而降低导通电阻。该电压控制层可包括电阻层，或一个或多个串联P-N结层。
在本实例中，高电阻材料组成的电阻层200形成在LDD层150和绝缘层120之上。电阻层200两端的导电体190、191分别连接N+掺杂漏区170和源极130。电阻层200的等效电路详见图1顶部的虚线区域。该等效电路包括分布电阻200’，电阻200’的两端连接于导电体190和191。在开路状态下，小电流流经分布电阻200’，在LDD层150上产生稳定下降的电压，该电压在LDD层150中产生均匀分布的电场，得以耗尽LDD层150中的电荷载流子，进而防止过早的电压击穿。为满足应用的需求，电阻层200应具有足够薄的厚度和足够高的阻值以保证电流值低于特定应用所需的限制。耗尽效应可使LDD层150得以在应用高于通常情况的掺杂浓度下，维持高于通常情况击穿电压。耗尽效应还使得在电阻层200和绝缘层120下添加LDD层160成为可能，因LDD层160比较易于被耗尽且不影响MOSFET击穿电压。提高LDD层150和LDD层160的掺杂浓度均可增强通路状态下的导电率。为了有效地将LDD层150和LDD层160的电荷载流子耗尽，电压分布是非常关键的。电阻层200足以提供期望的电压分布。
应该注意的是，虽然上述和下述的实例主要为N型高压功率MOSFET，但这些实例亦适用于P型高压功率MOSFET。只要将所述实例中的半导体衬底、体区、源极、漏区和漏层等的掺杂极性互相对调，就可形成P型高压功率MOSFET。N型功率MOSFET的各种区和层由两导电类型来掺杂：N型和P型。在P型功率MOSFET中，相应区和层中的导电类型被切换。
参见图2，N型高压功率MOSFET 20包括一些与图1的N型高压功率MOSFET 10相类似的组件，不同点在于电阻层200电连接N+掺杂漏区170和栅极110。该N型高压功率MOSFET 20在开路状态下与N型高压功率MOSFET 10的工作原理一致，但在通路状态下却完全不同。在开路状态中，流经电阻层200的小电流在LDD层150和LDD层160产生了均匀分布的电场，从而耗尽了LDD层150和LDD层160的电荷载流子，防止过早的电压击穿。在通路状态下，栅极偏置电压将同时施加于栅极110和电阻层200上。在电阻层200中，该偏置电压自栅极110至N+掺杂漏区170逐渐下降。由于这个逐渐下降，使得在绝缘层120上立即产生电压分布，该电压分布将LDD层150和LDD层160转入积累状态，在栅极110附近为重积累区域而在N+掺杂漏区170附近为轻积累区域。在积累状态下，LDD层150和LDD层160中的载流子浓度急剧增加，特别位于栅极110附近，载流子浓度可以达到较高的数量级。其结果是，导电性显著增加，设备上的导通电阻降低。电阻层200的等效电路详见图2顶层虚线区域。
同样地，参见图3，N型高压功率MOSFET30与图2的N型高压功率MOSFET 20类似，不同点是在N型高压功率MOSFET30中，在电阻层200与N+掺杂漏区170之间加入P-N结二极管291，该P-N结二极管291的击穿电压高于通常情况下栅极的偏置电压。在开路状态下，N型高压功率MOSFET 30与N型高压功率MOSFET 20的工作状态类似。在通路状态下，由于电阻层200通过二极管291与N+掺杂漏区170相隔离，使得整个电阻层200整体具备与栅极110等值的电压。随着满栅电压施加到电阻层200，使LDD层150和LDD层160进入重积累状态，从而急剧地增加了载流子浓度并明显降低了导通电阻。该等效电路详见图3顶层虚线区域。
参见图4，N型高压功率MOSFET 40包括一些与图1的N型高压功率MOSFET 10类似的组件。不同点是一系列平面P-N结300取代了绝缘层120上的电阻层200，其中P-N结包括一系列P型区域310和N型区域320。平面P-N结300的等效电路详见图4顶层虚线区域，其中系列二极管300’代表P-N结，该P-N结的两端分别连接源极130和N+掺杂漏区170。
该系列平面P-N结300的击穿电压等于或略低于底层器件的击穿电压。在开路状态下，在电压低于击穿电压时，电流自漏极流经P-N结到达源极，逐级减缓的电压产生相对均匀分布的电场，进一步耗尽LDD区域的载流子而支持施加于MOSFET上的高电压。
大多数应用要求较低的开路电流，而P-N结300可满足此要求。但另一方面，感应电场分布不如图1均匀。然而，只要P型区310和N型区320足够小且绝缘层120选择合理，分布电压便能提供适当的电场，从而有效地耗尽LDD层150和LDD层160的载流子，进而支持所施加的电压。在某些实例中，可以选取相同的P-N结300’组成串联P-N结，P-N结的总击穿电压应低于或等于MOSFET的设计击穿电压。分析等效电路可知，如果二极管300’击穿电压过高，将导致N+掺杂漏区170附近产生不必要的电压积累，从而产生不必要的高电场。平面结二极管300可由晶态或者非晶态材料制成。常见非晶态二极管有非晶体、多晶体或者其他半导体材料二极管。非晶态二极管有相对较高的漏电电流，该漏电电流可产生类似于图1中N型高压功率MOSFET 10中电阻层200的效应。在该情况下，以上提及的二极管击穿电压限制可以放宽。
参见图5，N型高压功率MOSFET 50包括一些与图2的N型高压功率MOSFET 20类似的组件。不同点是一系列平面P-N结300取代了绝缘层120上的电阻层200，其中P-N结包括一系列P型区域310和N型区域320。该系列平面P-N结300的两端分别电连接栅极110和N+掺杂漏区170。
系列平面P-N结的击穿电压应等于或略低于底层器件的击穿电压。在开路状态下，在低于击穿电压时，小电流从漏极流经平面P-N结300到达源极，电压逐级减缓并产生相对均匀分布的电场，耗尽LDD层150和LDD层160的载流子而防止过早的电压击穿。在通路状态下，在栅极110附近的平面P-N结300将获取有限的偏置电压，该偏置电压将偏置LDD层150/160进入积累状态而增强MOSFET的导电率。系列平面P-N结的等效电路详见图5中顶层虚线区域。
参见图6，为了得到通路状态下更高的电导率，N型高压功率MOSFET 60包括一系列同向的由P型区310和N型区320组成的平面P-N结300。在上述等效电路中，一系列二极管300’排列在同一个正向方向上。二极管340代表反向地连接着该系列二极管300’与N+掺杂漏区170端部的P-N结。该二极管340’的反向击穿电压高于栅极偏置电压。在本电路结构中，在通路状态下，假设二极管300’为理想二极管并具有0V正向电压降，则所有二极管300’的电压将等同于栅极110的偏置电压。当栅极电压施加到绝缘介质层120，LDD层150和LDD层160将被转入积累状态，LDD层的载流子浓度将增长数个数量级，进而明显地降低导通电阻。该同向P-N结的等效电路详见图6中顶层虚线区域。
在实际情况中，所有二极管都具有有限的正向压降值。在通路状态下，在与栅极110距离为n个二极管的某一二极管的电压为Vg-nVdf，其中Vg为栅极电压，Vdf为二极管300’的正向压降。那些距离栅极110较远的二极管300’得到较低或没有偏压。因此该结构只适用于二极管300数目较低的结构，从而仅限于较低击穿电压的应用。例如，在硅中，P-N结二极管Vdf大约为0.7V，在栅极偏压为20V的情况下，为了保证所有二极管上有至少6V的电压，n必须小于20。
参见图7，N型高压功率MOSFET 70包括一系列同向的由P型区310和N型区320组成的平面P-N结300，除此之外，在该系列同向平面P-N结300上添加了第二二极管层350。二极管350由不同的P型区360和N型区370组成，单个二极管350的击穿电压均超过下层相应同向二极管300的总击穿电压。在一端，该系列同向平面P-N结300和第二二极管层350的顶端均通过导电体190连接栅极110。第二二极管层350仅形成于部分同向平面P-N结300上，以使第二二极管层350的另一端与下面同向平面P-N结300通过导体191连接。双层二极管的等效电路图详见图7中顶层虚线区域。
在开路状态下，通过二极管300’的电流可提供必要的电压和电场分布，从而耗尽LDD层150和LDD层160的电荷载流子。在通路状态下，栅极偏压Vg通过二极管350’偏置了距离栅极110较远的二极管300’。由于二极管350’和二极管300’具相同正向的压降Vdf，通过下面的分路二极管300’，n和nVdf被降低，透过二极管350’，距离较远的二极管300’也能够得到足够的栅极电压，从而能更有效地进入积累态。
参见图7，本实例采用由双层平面二极管构成的等效电路来产生电压分布，类似的结构也可用于构造如图9至图12所示的等效电路，其他多层构造可与本实例功率MOSFET器件相兼容。这些多层构造通常需要更多的生产步骤和额外的造价。一个解决方案是将它们全部置于单一层次之内。
N型高压功率MOSFET 70包括双层平面同向P-N结二极管系列结构，也可将平面同向P-N结二极管系列并列放置于同一层次之内，这类安排均可产生必要的电压分布以耗尽电荷载流子。参见图8，同向P-N型区300和350并列地放置于同一层侧边上的绝缘层120与LDD层150和160，其电路连接和操作方式与图7中的多层串联P-N结系列类似。
图7和图8所示的附加级联二极管350’在通路状态下提供了一个栅极偏置馈送路径至二极管300’。当需要很高的击穿电压时，所需二极管300’的数量将变多。本发明提供了多个等效电路实例以减少次级系列中的二极管数目，如图9至图12所示。图9至图12的等效电路可在绝缘层120与LLD层150和LDD层160上，以多层系列方式(类似图7)或单层并列方式(如图8)构造。
在图9中，二极管365’将栅极110与二极管300’之间的节点相连接。在此，上层二极管365’的击穿电压等同或高于下层二极管300’的总击穿电压。二极管340’的击穿电压高于正常栅极偏置电压。开路状态下所需的电压分布主要通过底层二极管300’取得，而通路状态下的栅极电压则通过上层二极管365’取得。在通路状态下，所有的二极管300’均具有接近于栅极110的电压，从而有效地将LDD层150和160偏置转入载流子积累状态。
类似的，参见图10，一系列二极管300’逆向连接。多个上层二极管366’与逆向连接的二极管300’并行连接。图10的方案特别适用于无金属的二极管300’连接方式。在这里，上层二极管366’的击穿电压高于下层二极管300’的总击穿电压，二极管340’的反向击穿电压高于正常的栅极偏压。开路状态下所需的电压分布主要通过底层二极管300’取得，而通路状态下的栅极电压仅通过上层二极管365’取得。在通路状态下，所有的二极管300’均具有接近于栅极110的电压，从而有效地将LDD层150和160转入载流子积累状态。
图11与图10类似，但在远离栅极110的二极管300’中级联多个上层二极管367’。在该结构中，可使用具有较低击穿电压的二极管367’，从而可以降低所需要的二极管种类。降低所需二极管种类对于设计和生产的简化极为重要。在此，多个上层二极管367’的总击穿电压高于或等于下层二极管300’的总击穿电压。二极管340’的反向击穿电压高于正常的栅极偏压。开路状态下所需的电压分布主要通过底层二极管300’取得，而通路状态下的栅极电压仅通过上层二极管367’取得。在通路状态下，所有的二极管300’均具有接近于栅极110的电压，从而有效地将LDD层150和160转入载流子积累状态。级联上层二极管367’的方案同样适用于图9中同向连接二极管300’的情况。
图12与图11类似，不同点在于某些情况下一些上层二极管368’串联。在此，串联上层二极管368’的总击穿电压高于或等于下层二极管300’的总击穿电压。二极管340’的反向击穿电压高于正常的栅极偏压。开路状态下所需的电压分布主要通过底层二极管300’取得，而通路状态下的栅极电压仅通过上层二极管368’取得。在通路状态下，所有的二极管300’均具有接近于栅极110的电压，从而有效地将LDD层150和160转入载流子积累状态。本实例可使用更少类型的二极管。级联上层二极管368’的方案同样适用于图9中同向连接二极管300’的情况。
最后所应说明的是，本发明只提供了部分的实例及应用。以上具体实施方式仅用以说明本发明的技术方案而非限制。尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。例如：P型高压功率MOSFET可以通过反转半导体衬底、体区、源极、漏极和漏层的掺杂极性等来实现。上述实例同样适用于各类半导体材料的高压功率MOSFET。此外，本发明技术方案的精神和范围亦可扩大至垂直的和横向的高压功率MOSFET，包括三维电压控制层结构。

Claims (19)

1.高压功率MOSFET，包括：
第一导电型掺杂的半导体衬底；
第二导电型掺杂在所述半导体衬底中的源极；
所述第二导电型掺杂在所述半导体衬底上的漏区；
所述第二导电型掺杂在所述半导体衬底上的一个或多个漏层，其中所述一个或多个漏层横跨于体区与所述漏区之间，其中所述漏区和源区的掺杂浓度至少高于所述体区和所述一个或多个漏层的掺杂浓度一个数量级；
所述第一导电型掺杂的体区，用于将所述源极与所述一个或多个漏层和所述漏区相隔离；
在所述体区的至少一部分上和所述一个或多个漏层上形成的绝缘层；
在所述绝缘层上的电压控制层，用于在所述一个或多个漏层中形成电压分布，以使在MOSFET开路状态下耗尽电荷载流子，增加阻断电压，以及在MOSFET通路状态下积累电荷载流子，降低导通电阻；其中所述电压控制层包括电阻层或串联的P-N结层；以及
在所述绝缘层上和至少部分在所述源极中的栅极。
2.如权利要求1所述的高压功率MOSFET，其特征在于：所述绝缘层处于所述体区之上，并且覆盖所述体区；所述体区夹在所述源极和一个或多个漏层之间。
3.如权利要求1所述的高压功率MOSFET，其特征在于：所述源区和漏区的掺杂浓度至少高于所述体区和一个或多个漏层的掺杂浓度两个数量级。
4.如权利要求1所述的高压功率MOSFET，其特征在于：所述源区和漏区的掺杂浓度至少高于所述半导体衬底的掺杂浓度一个数量级。
5.如权利要求1所述的高压功率MOSFET，其特征在于：所述电压控制层包括电阻层，所述电阻层包括电连接所述源极的第一端，以及电连接所述漏区的第二端。
6.如权利要求1所述的高压功率MOSFET，其特征在于：所述电压控制层包括电阻层，所述电阻层包括电连接所述栅极的第一端，以及电连接所述漏区的第二端。
7.如权利要求1所述的高压功率MOSFET，其特征在于：所述电压控制层包括电阻层，所述电阻层包括电连接所述栅极的第一端，以及电连接所述漏区的第二端；所述高压功率MOSFET进一步包括连接在所述电阻层第二侧和漏区之间的P-N结二极管。
8.如权利要求1所述的高压功率MOSFET，其特征在于：所述电压控制层包括串联P-N结层。
9.如权利要求8所述的高压功率MOSFET，其特征在于：所述串联P-N结层包括多个逆向连接的P-N结。
10.如权利要求9所述的高压功率MOSFET，其特征在于：所述串联P-N结层包括电连接所述源极的第一端，以及电连接所述漏区的第二端。
11.如权利要求9所述的高压功率MOSFET，其特征在于：所述串联P-N结层包括电连所述栅极的第一端，以及电连接所述漏区的第二端。
12.如权利要求8所述的高压功率MOSFET，其特征在于：所述串联P-N结层包括多个串联连接的单向P-N结。
13.如权利要求12所述的高压功率MOSFET，其特征在于：所述串联P-N结层包括电连接所述栅极的第一端，以及第二端；所述高压功率MOSFET进一步包括连接在所述串联P-N结层第二端和漏区之间的P-N结二极管。
14.如权利要求1所述的高压功率MOSFET，其特征在于：所述电压控制层包括第一串联P-N结层，所述高压功率MOSFET进一步包括一个或多个与所述第一串联P-N结层并联的第二串联P-N结层，其中所述第一串联P-N结层和一个或多个第二串联P-N结层在所述一个或多个漏层中形成电压分布，以使在开路状态下耗尽电荷载流子，增加阻断电压，以及在通路状态下积累电荷载流子，降低导通电阻。
15.如权利要求1所述的高压功率MOSFET，其特征在于：所述电压控制层包括至少两个并联的串联P-N结层，其中所述至少两个串联P-N结在所述一个或多个漏层中产生电压分布，以使在开路状态下耗尽电荷载流子，增加阻断电压，以及在通路状态下积累电荷载流子，降低导通电阻。
16.如权利要求15所述的高压功率MOSFET，其特征在于：所述至少两个串联P-N结中的每一个包括多个串联连接的同向P-N结。
17.如权利要求15所述的高压功率MOSFET，其特征在于所述至少两个串联P-N结中的每一个包括多个串联的逆向连接P-N结。
18.如权利要求15所述的高压功率MOSFET，其特征在于：所述第一导电型为P型，所述第二导电型为N型，所述高压功率MOSFET为N型高压功率MOSFET。
19.如权利要求15所述的高压功率MOSFET，其特征在于：所述第一导电型为N型，所述第二导电型为P型，所述高压功率MOSFET为P型高压功率MOSFET。
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