CN106158733A - 一种铜互连结构及其制造方法 - Google Patents

一种铜互连结构及其制造方法 Download PDF

Info

Publication number
CN106158733A
CN106158733A CN201510192572.9A CN201510192572A CN106158733A CN 106158733 A CN106158733 A CN 106158733A CN 201510192572 A CN201510192572 A CN 201510192572A CN 106158733 A CN106158733 A CN 106158733A
Authority
CN
China
Prior art keywords
layer
carry out
tantalum
copper
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510192572.9A
Other languages
English (en)
Inventor
高建峰
赵超
李俊峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201510192572.9A priority Critical patent/CN106158733A/zh
Publication of CN106158733A publication Critical patent/CN106158733A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers

Abstract

本发明公开了一种铜互连结构的制造方法，包括：提供衬底，衬底上形成有介质层；在介质层中形成通孔；进行氮化钽层的沉积；进行反溅射工艺，同时进行钽层的淀积；填充金属铜。该方法减少或消除通孔底部的氮化钽层，进而减小互连结构的电阻率，进一步提高互连结构的性能。

Description

一种铜互连结构及其制造方法
技术领域
本发明属于半导体制造领域，尤其涉及一种铜互连结构及其制造方法。
背景技术
随着集成电路向着高速化和高集成度化发展，电路特征尺寸不断缩小，对金属连线的速度和性能提出更高的要求，铜具有低的电阻率和高的电迁移率，成为目前互连工艺的首选金属。
在0.13μm到65nm技术节点中，Ta/TaN的扩散阻挡层应用于铜互连中，通常的，在所需填充的沟槽和/通孔内壁上先形成Ta/TaN的扩散阻挡层，而后，填充金属铜。Ta/TaN的扩散阻挡层阻挡了铜向其他层的扩散，然而，随着技术节点的不断推进，器件尺寸不断缩小，对工艺及速度提出更高的要求，采用ALD(原子层沉积)的方法形成的TaN的扩散阻挡层，具有较好的台阶覆盖性，但使得通孔内的电阻增大，影响器件的速度，此外，TaN与铜的黏附性不好，影响铜种子层的晶粒取向，进而影响铜互连结构的性能。
发明内容
本发明的目的在于克服现有技术中的不足，提供一种铜互连结构及其制造方法，降低铜互连的电阻率。
为实现上述目的，本发明的技术方案为：
一种铜互连结构的制造方法，包括步骤：
一种铜互连结构的制造方法，包括步骤：
提供衬底，衬底上形成有介质层；
在介质层中形成通孔；
进行氮化钽层的沉积；
进行反溅射工艺，同时，进行钽层的淀积；
填充金属铜。
可选的，采用原子层沉积的方法进行氮化钽层的沉积。
可选的，进行反溅射，以及进行钽层的淀积的步骤包括：采用PVD工艺，利用氩离子进行反溅射，同时进行钽层的淀积。
可选的，在PVD工艺中，设置有偏置电源和侧置电源。
可选的，填充金属铜的步骤包括：
进行钌种籽层的沉积；
进行金属铜的电镀。
可选的，采用原子层沉积的方法进行钌种籽层的沉积。
可选的，钌种籽层的厚度为3-30纳米。
可选的，在填充金属铜之后，还包括：
进行热退火工艺。
此外，本发明还提供了一种铜互连结构，包括：
衬底，衬底上形成有介质层；
在介质层中形成的通孔；
在通孔的侧壁上的氮化钽层和钽层；
填充通孔的金属铜。
可选的，还包括钌层，形成在钽层的侧壁及通孔的底面与金属铜之间。
本发明实施例提供的铜互连结构的制造方法，在沉积氮化钽层之后，对其进行反溅射，反溅射工艺使得通孔底部的氮化钽层反溅射到侧壁上，从而减少或消除通孔底部的氮化钽层，进而减小互连结构的电阻率，进一步提高互连结构的性能。
附图说明
为了更清楚地说明本发明实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为根据本发明实施例的铜互连结构的制造方法的流程图；
图2-8为根据本发明实施例一的制造方法形成器件的过程中器件的截面结构示意图；
图9-15为根据本发明实施例二的制造方法形成器件的过程中器件的截面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
参考图1所示，本发明提供了一种铜互连结构的制造方法，包括：提供衬底，衬底上形成有介质层；在介质层中形成通孔；进行氮化钽层的沉积；对氮化钽层进行反溅射；进行钽层的淀积；填充金属铜。
在该方法中，在沉积氮化钽层之后，对其进行反溅射，反溅射工艺使得通孔底部的氮化钽层反溅射到侧壁上，从而减少或消除通孔底部的氮化钽层，进而减小互连结构的电阻率，进一步提高互连结构的性能。
为了更好的理解本发明的技术方案和技术效果，以下将结合具体的流程示意图图1对具体的实施例进行详细的描述。
实施例一
首先，在步骤S101，提供衬底100，衬底上形成有介质层，参考图2和图3所示。
在本发明中，所述衬底100可以为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
在本发明的实施例中，所述衬底上已形成有器件结构，所述器件结构可以包括晶体管、二极管或其他半导体组件、以及其他电学器件或互连结构等。参考图2所示，在一个具体的实施例中，在衬底100上形成了包括NMOS和PMOS的器件结构，具体的，参考图2所示，形成该器件结构的步骤包括：
首先，在衬底中形成隔离结构，可以通过刻蚀衬底形成沟槽，接着，通过氧化工艺，形成氧化物的衬垫层102，而后，进行氧化物材料的淀积，在进行平坦化工艺后，在沟槽中形成了包括衬垫层102和氧化层103的隔离结构。
接着，形成分别用于形成N型器件如NMOS器件和P型器件如PMOS器件的阱区102、104，可以通过分别进行离子注入，在N型器件区域形成p阱102，在P型器件区域形成n阱104。
而后，在衬底100上依次淀积栅介质材料、栅极材料及盖层，并进行图案化，形成栅介质层104、栅极106及其上的盖层108，栅介质材料可以为氧化硅或高k介质材料，高k介质材料例如铪基氧化物，栅极可以为金属栅极或多晶硅等，栅极可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx等等，盖层为栅极的保护层，可以为氮化硅、氧化硅或氮氧化硅等介质材料。
接着，分别进行倾角离子注入，在半导体衬底100内分别形成n型器件的源漏延伸区111和p型器件的源漏延伸区113，在此步骤之前，可以在栅介质层和栅极的侧壁上形成一层侧墙，如氮化硅。
而后，继续淀积另一层或多层的侧墙，如依次淀积氧化硅和氮化硅，并进行RIE(反应离子刻蚀)，从而，在栅介质层和栅极的侧壁上形成侧墙结构110。
接着，分别进行离子注入，在半导体衬底100内分别形成n型器件的源漏区112和p型器件的源漏区114，并进行退火，以激活注入的离子。
而后，在源漏区112、114上形成金属硅化物层116，可以淀积金属材料，如W、Ni等，并进行退火，反应形成金属硅化物层之后，去除未反应的金属材料，从而，形成金属硅化物层116。
接着，可以覆盖应力材料，如氮化硅或氮氧化硅等，形成应力层118。接着继续覆盖介质材料，如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)、氮化硅(Si3N4)或其他低k介质材料，而后进行平坦化，例如CMP(化学机械抛光)，来形成所述层间介质层(ILD)120。
而后，形成接触塞，包括栅极上的接触塞以及源漏区上的接触塞，通常地，先刻蚀形成接触孔，而后，淀积接触衬垫层112，例如TiN、Ti、TaN或Ta或其他合适的材料，并进一步填充金属材料114，例如W、Cu、TiAl、Al或其他合适的金属材料，并进行平坦化，从而在接触孔中形成接触塞。
至此，形成了本实施例的器件结构。
接着，在具有器件结构的衬底100上形成介质层，如图3所示，介质层可以为单层或多层介质材料，可以为NDC、SiO2、低k材料等及他们的组合，低k材料例如可以为SiOF、SiCOH、SiO、SiCO、SiCON等，该介质层为上层材料的研磨停止层，也为相邻金属之间的隔离膜，考虑到研磨去除率以及电耦合损失等因素，本实施例中介质层优选为NDC层130和低k介质层132的叠层，可以通过PECVD、HDPCVD等方法制备，NDC层为SiCN薄膜，可以作为刻蚀低k介质层的停止层和防止Cu扩散的阻挡层。
在本实施例中，所述介质层形成在层间介质层120之上，为用于形成第一金属层的介质层，在其他实施例中，还可以为后续工艺中形成其他金属层和/或过孔的介质层。
而后，在步骤S102，在介质层中形成通孔134，参考图3所示。
在本发明实施例中，该通孔134为大马士革通孔，可以为单大马士革通孔，如图3所示，或者可以为双大马士革通孔，如图9所示。
在本实施例中，在介质层上形成掩膜后，通过RIE的方法进行刻蚀，直至暴露出接触塞112、114，形成通孔134，该通孔134为单大马士革通孔，用于形成第一金属层。
接着，在步骤S103，进行氮化钽层136的沉积，参考图4所示。
在进行氮化钽材料的淀积之前，可以先进行除气工艺和预清洗工艺，在除气(Degas)工艺中，去除晶圆表面吸附的水汽以及前道工序的残留，如光阻和刻蚀残留物，在预清洗(Pre-clean)工艺中，去除通孔底部的氧化物或其他的残留物。
在进行除气工艺和预清洗工艺之后，进行氮化钽材料的淀积，通常的，可以采用PVD(物理气相沉积)的方法进行氮化钽材料的淀积，在本实施例中，采用ALD(原子层沉积)的方法，进行氮化钽材料的淀积，形成氮化钽层136如图4所示，厚度可以为2～15nm,工艺温度为260℃，采用TAIMATA作为前驱体，在氮气的运载下到达晶圆表面与氢气等离子体发生反应,过程主要控制前驱体脉冲时间(0.2～1.0s)，氢气气流速(2～20mL/min)，氮气流速(30～300mL/min)，管道净化时间(0.2～2.0s)等参数。该方法形成的氮化钽层具有良好的阶梯覆盖率，保证通孔侧壁的底部与顶部具有均匀厚度的氮化钽层，并具有低的电阻率。
而后，在步骤S104，对氮化钽层进行反溅射，并进行钽层的淀积，参考图5所示。
在本实施例中，采用PVD工艺，带有偏置电源(AC-RF)和侧置电源(ICP-RF)的磁控溅射腔体，侧置电源产生高密度的等离子体，偏置电源在晶圆上形成较高的偏置电压，使氩离子进行反溅射(Re-sputter)工艺，刻蚀晶圆表面氮化钽层，同时，在靶材表面加一定的功率，进行Ta薄膜的溅射,沉积Ta薄膜，也就是说，在该PVD工艺中，同步进行了氩离子的反溅射和钽层的淀积，通过调节工艺参数，可以控制晶圆表面反溅射速率和Ta薄膜的沉积速率。这样，氩离子轰击通孔134底部的氮化钽层1368和正在淀积的钽层，将通孔底部材料反刻蚀掉，这样，减少或者消除通孔134底部的氮化钽层和钽层，由于在钽淀积的过程中同时进行了反溅射工艺，根据不同的反溅射及淀积的工艺参数的不同，在该工艺步骤中，在一些实施例中，在通孔的侧壁上形成了钽层138，该钽层138中可能会混合有由底部溅射至侧壁的氮化钽，在另一些实施例中，在通孔的侧壁上没有形成钽层，仅在侧壁的氮化钽层上溅射有局部的钽。在该实施例中，在反溅射的同时进行钽的淀积，这样，可以同时减少或消除通孔底部的氮化钽及正在淀积的钽，降低通孔内的接触电阻。
接着，在步骤S105，填充金属铜，参考图8所示。
在本实施例中，先进行钌种籽层140的淀积，如图6所示，可以采用ALD工艺进行钌的淀积，厚度可以为3-30nm，而后，进行电镀，可以采用硫酸铜的电镀液进行金属铜的电镀，形成金属铜143，如图7所示。而后，可以进行热退火，可以在H2和He气氛下，温度为150-250℃，以改善铜的应力分布以及内部的缺陷，进而提高器件性能。金属钌具有好的导电性，且不容易氧化，氧化了的氧化钌仍是导体，且与铜具有好的粘附特性。此外，在钌种籽层上可以采用传统的硫酸铜溶液进行电镀，工艺简单且具有好的填充性，提高了通孔的填充质量和性能。
在电镀金属铜后，进行平坦化工艺，例如CMP工艺，直至暴露出介质层132，从而，在通孔中形成了金属铜的第一金属层，如图8所示。
在其他的实施例中，也可以采用传统的在铜种籽层上电镀铜的方法，进行金属铜的填充。
至此，形成了本实施例的单大马士革通孔内的第一金属层的互连结构，而后，根据需要形成后续的过孔、其他金属层以及钝化层。
实施例二
与实施例一不同的是，本实施例的通孔为双大马士革通孔，形成在第一金属层之上的其他介质层中，该通孔包括了过孔和过孔上的金属层。以下将仅描述与实施例一不同的部分，其他相同的部分将不再赘述。
在步骤S201，提供衬底100，衬底100上形成有介质层，参考图9和图10所示。
与实施例一不同的是，在本实施例中，衬底100上形成了器件结构之后，在其上形成了第一金属层143，在具有器件结构和第一金属层143的衬底100之上形成介质层，如图10所示，同实施例一，该介质层优选为NDC层150和低k介质层152的叠层，该介质层为层中介质层(IMD)。
而后，在步骤S202，在介质层中形成通孔154，参考图10所示。
在本实施例中，该通孔154为双大马士革通孔，用于形成第一过孔及第二金属层，当然，其他实施例中，该通孔也可以为其他层的过孔及其上的金属层。可以通过两次刻蚀来形成双大马士革通孔，先进行过孔的刻蚀，而后进行金属层的刻蚀，从而形成通孔154，如图10所示。
接着，在步骤S203，进行氮化钽层156的沉积，参考图11所示。
该步骤同实施例一的步骤S103，可以采用ALD工艺，淀积氮化钽层156。
而后，在步骤S204，进行反溅射工艺，同时进行钽层的淀积，参考图13所示。
在本实施例中，通过调节反溅射的速率和钽沉积速率的相关工艺参数，使得仅通孔底部的氮化钽被去除，其他部分的氮化钽保留。
而后，在步骤S205，填充金属铜，参考图15所示。
该步骤同实施例一的步骤S105，可以通过先淀积钌种籽层160，如图13所示，而后，采用电镀的方法淀积金属铜162，如图14所示，接着，进行平坦化工艺，直至暴露介质层152，从而，在通孔中形成金属铜的第一过孔164和其上的第二金属层163，如图15所示。
至此，形成了本实施例的双大马士革通孔内的第一过孔和第二金属层的互连结构，而后，根据需要形成后续的过孔、其他金属层以及钝化层。
此外，本发明还提供了一种铜互连结构，参考图8所示，包括衬底100，衬底100上形成有介质层132、130；在介质层中形成的通孔；在通孔的侧壁上的氮化钽层130和钽层138；填充通孔的金属铜143。
在本发明实施例中，该通孔可以为形成金属层的通孔，如图8所示，或形成过孔和金属层的通孔，如图15所示。
在本发明实施例中，所述钽层138中混合有氮化钽。还包括钌层140，形成在钽层的侧壁及通孔的底面与金属铜之间，如图8所示。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种铜互连结构的制造方法，其特征在于，包括步骤：
提供衬底，衬底上形成有介质层；
在介质层中形成通孔；
进行氮化钽层的沉积；
进行反溅射工艺，同时，进行钽层的淀积；
填充金属铜。
2.根据权利要求1所述的制造方法，其特征在于，采用原子层沉积的方法进行氮化钽层的沉积。
3.根据权利要求1或2所述的制造方法，其特征在于，进行反溅射，以及进行钽层的淀积的步骤包括：采用PVD工艺，利用氩离子进行反溅射，同时进行钽层的淀积。
4.根据权利要求3所述的制造方法，其特征在于，在PVD工艺中，设置有偏置电源和侧置电源。
5.根据权利要求1所述的制造方法，其特征在于，填充金属铜的步骤包括：
进行钌种籽层的沉积；
进行金属铜的电镀。
6.根据权利要求5所述的制造方法，其特征在于，采用原子层沉积的方法进行钌种籽层的沉积。
7.根据权利要求6所述的制造方法，其特征在于，钌种籽层的厚度为3-30纳米。
8.根据权利要求1所述的制造方法，其特征在于，在填充金属铜之后，还包括：
进行热退火工艺。
9.一种铜互连结构，其特征在于，包括：
衬底，衬底上形成有介质层；
在介质层中形成的通孔；
在通孔的侧壁上的氮化钽层和钽层；
填充通孔的金属铜。
10.根据权利要求9所述的铜互连结构，其特征在于，还包括钌层，形成在钽层的侧壁及通孔的底面与金属铜之间。
CN201510192572.9A 2015-04-22 2015-04-22 一种铜互连结构及其制造方法 Pending CN106158733A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510192572.9A CN106158733A (zh) 2015-04-22 2015-04-22 一种铜互连结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510192572.9A CN106158733A (zh) 2015-04-22 2015-04-22 一种铜互连结构及其制造方法

Publications (1)

Publication Number Publication Date
CN106158733A true CN106158733A (zh) 2016-11-23

Family

ID=58058512

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510192572.9A Pending CN106158733A (zh) 2015-04-22 2015-04-22 一种铜互连结构及其制造方法

Country Status (1)

Country Link
CN (1) CN106158733A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110767565A (zh) * 2019-10-31 2020-02-07 上海华力集成电路制造有限公司 反溅射率的测量方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1414614A (zh) * 2002-09-27 2003-04-30 上海华虹（集团）有限公司 一种双大马士革结构中铜阻挡层的淀积方法
US20040048461A1 (en) * 2002-09-11 2004-03-11 Fusen Chen Methods and apparatus for forming barrier layers in high aspect ratio vias
CN1567548A (zh) * 2003-06-13 2005-01-19 联华电子股份有限公司 形成阻障层的方法与结构
CN1667811A (zh) * 2004-03-08 2005-09-14 富士通株式会社 形成布线结构的方法和半导体器件
CN102376632A (zh) * 2010-08-19 2012-03-14 中芯国际集成电路制造(上海)有限公司 形成半导体器件结构的方法
CN103003939A (zh) * 2010-07-19 2013-03-27 国际商业机器公司 改善窄铜填充过孔的导电性的方法及结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040048461A1 (en) * 2002-09-11 2004-03-11 Fusen Chen Methods and apparatus for forming barrier layers in high aspect ratio vias
CN1414614A (zh) * 2002-09-27 2003-04-30 上海华虹（集团）有限公司 一种双大马士革结构中铜阻挡层的淀积方法
CN1567548A (zh) * 2003-06-13 2005-01-19 联华电子股份有限公司 形成阻障层的方法与结构
CN1667811A (zh) * 2004-03-08 2005-09-14 富士通株式会社 形成布线结构的方法和半导体器件
CN103003939A (zh) * 2010-07-19 2013-03-27 国际商业机器公司 改善窄铜填充过孔的导电性的方法及结构
CN102376632A (zh) * 2010-08-19 2012-03-14 中芯国际集成电路制造(上海)有限公司 形成半导体器件结构的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
张汝京等: "《纳米集成电路制造工艺》", 31 July 2014 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110767565A (zh) * 2019-10-31 2020-02-07 上海华力集成电路制造有限公司 反溅射率的测量方法

Similar Documents

Publication Publication Date Title
US8178437B2 (en) Barrier material and process for Cu interconnect
US10727121B2 (en) Thin film interconnects with large grains
US8178950B2 (en) Multilayered through a via
JP4198906B2 (ja) 半導体装置および半導体装置の製造方法
US9735051B2 (en) Semiconductor device interconnect structures formed by metal reflow process
US20120153483A1 (en) Barrierless single-phase interconnect
US9984975B2 (en) Barrier structure for copper interconnect
US10373910B2 (en) Metal alloy capping layers for metallic interconnect structures
US20120098133A1 (en) Structure and metallization process for advanced technology nodes
US9373536B2 (en) Stress reduction apparatus
US11967525B2 (en) Selective tungsten deposition at low temperatures
EP1249866A2 (en) Use of a sacrificial layer to facilitate metallization
CN103681612B (zh) 晶种层结构和方法
CN106158733A (zh) 一种铜互连结构及其制造方法
US8877083B2 (en) Surface treatment in the formation of interconnect structure
US20140061913A1 (en) Aluminum Interconnection Apparatus
US9613906B2 (en) Integrated circuits including modified liners and methods for fabricating the same
US11562961B2 (en) Method of manufacturing semiconductor structure and semiconductor structure
CN108695237B (zh) 一种半导体器件及其制作方法
WO2022006225A1 (en) Selective tungsten deposition at low temperatures
KR100772252B1 (ko) 구리 배선의 제조 방법
KR20020090441A (ko) 반도체 소자의 구리배선 형성방법
KR20110012459A (ko) 반도체 소자의 금속배선 형성방법
KR20020095699A (ko) 반도체 소자의 금속 배선 형성 방법
KR20080089081A (ko) 반도체 소자의 장벽 금속층 형성방법 및 이를 이용한금속배선 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20161123