CN106128510B - 控制器、半导体存储系统及其操作方法 - Google Patents

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Abstract

一种存储控制器的操作方法可以包括：为根据软决策读取电压从半导体存储器件读取的储存数据生成软决策读取数据，其中储存数据是通过ECC编码和加扰的顺序操作而被储存在半导体存储器件中的；以及通过对软决策读取数据的符号位进行解扰操作来生成第一解扰数据。

Description

控制器、半导体存储系统及其操作方法
相关申请的交叉引用
本申请要求2015年5月7日提交的申请号为10-2015-0064012的韩国专利的优先权，其全部公开通过引用整体地并入本文。
技术领域
本发明的各种示例性实施例涉及控制器、半导体存储系统及其操作方法。
背景技术
一般而言，半导体存储器件被划分为易失性存储器件和非易失性存储器件，易失性存储器件为例如动态随机存取存储器(DRAM)和静态RAM(SRAM)，非易失性存储器件为例如只读存储器(ROM)、掩蔽ROM(MROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、相变换RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)以及闪速存储器。
易失性存储器件在其电源中断时丢失它们所存储的数据，而非易失性存储器件即使在其电源中断时保留它们所存储的数据。非易失性闪速存储器件因为它们的高编程速度、低功耗以及大数据存储容量而被广泛地用作计算机系统中的储存介质。
在非易失性存储器件中，特别是在闪速存储器件中，每一存储单元的数据状态依赖于存储单元可以编程的位的数量。每一单元存储1-位数据的存储单元被称作单个位单元或者单电平单元(single-level cell,SLC)。每一单元存储多位数据(即，两位或更多位数据)的存储单元被称作多位单元、多电平单元(multi-level cell,MLC)或者多态单元。MLC有利于高集成度。然而，随着编程在每一存储单元中的位的的数量增加，可靠性降低并且读取故障率增加。
例如，在k位要被编程在存储单元中时，2k阈值电压中的一个阈值电压形成在存储单元中。由于存储单元的电特性之间的细微差别，为相同数据而编程的存储单元的阈值电压形成阈值电压分布。阈值电压分布分别对应于与k位信息对应的2k个数据值。
然而，对于阈值电压分布可获得的电压窗口是有限的。因此，随着该值k增加，阈值电压分布之间的距离减小并且相邻的阈值电压分布重叠。因为相邻的阈值电压分布重叠，读取的数据可能包括错误位。
图1是示意地示出了三位MLC非易失性存储器件的编程和擦除状态的阈值电压分布。
图2是示意地示出了由于三位MLC非易失性存储器件的特性劣化而引起的编程和擦除状态的阈值电压分布。
在例如能够将k位数据储存在单个存储单元中的MLC闪速存储器件的MLC非易失性存储器件中，存储单元可以具有2k个阈值电压分布中的一个。例如，3位MLC具有8个阈值电压分布中的一个。
为相同数据而编程的存储单元的阈值电压形成由于存储单元之间的特性差别而产生的阈值电压分布。在3位MLC非易失性存储器件中，如图1所示，对应于包括7个编程状态‘P1’-‘P7’和擦除状态‘E’的数据状态的阈值电压分布形成。
图1示出了阈值电压分布没有重叠并且其间具有足够的读出电压裕度的理想情况。参考图2的闪速存储器示例，存储单元可能经历陷落在浮栅或者隧道氧化膜处的电子随着时间而放电的电荷损耗。这样的电荷损耗在隧道氧化膜通过迭代编程和擦除操作而劣化时可能加速。电荷损耗导致存储单元的阈值电压降低。例如，如图2所示，阈值电压分布可能由于电荷损耗而向左移位。
此外，编程干扰、擦除干扰和/或背面模式依赖性(back pattern dependency)也会导致阈值电压的增加。随着存储单元的特性劣化，如图2所示，相邻的阈值电压分布可能重叠。
一旦相邻的阈值电压分布重叠，在特定的读取电压被施加到所选择的字线时，读取的数据可能包括大量错误。例如，在存储单元的与被施加到所选择的字线的读取电压Vread3对应的感测状态为接通时，存储单元被判断为具有第二编程状态‘P2’。例如，在存储单元的与被施加到所选择的字线的读取电压Vread3对应的感测状态为断开时，存储单元被判断为具有第三编程状态‘P3’。然而，在相邻的阈值电压分布重叠时，具有第三编程状态‘P3’的存储单元可能被错误地判断为具有第二编程状态‘P2’。简而言之，在相邻的阈值电压分布如图2所示地重叠时，读取的数据可能包括大量错误。
因此是需要的是精确读取存储在半导体存储器件的存储单元中的数据的方案。
发明内容
本发明的各个实施例涉及能够精确读取储存在半导体存储器件的存储单元中的数据的控制器、半导体存储系统及其操作方法。
根据本发明的实施例，存储控制器的操作方法可以包括：为根据软决策读取电压从半导体存储器件读取的储存数据生成软决策读取数据，其中储存数据是通过ECC编码和加扰的顺序操作而被存储在储存数据中的；以及通过对软决策读取数据的符号位进行解扰操作来生成第一解扰数据。
优选地，该操作方法可以进一步包括对第一解扰数据执行第一ECC解码操作。
优选地，第一ECC解码操作可以基于双向对称通道根据ECC算法来被执行。
优选地，双向对称通道可以是加性高斯白噪声(additive white gaussiannoise,AWGN)通道。
优选地，第一ECC解码操作可以是低密度奇偶校验(low density parity check,LDPC)解码操作。
优选地，软决策读取数据可以是对数似然比(log likelihood ratio,LLR)。
优选地，在生成软决策读取数据前，该操作方法可以进一步包括：通过对根据硬决策读取电压从半导体存储器件读取的储存数据执行解扰操作来生成第二解扰数据，其中，该解扰可以与加扰对应；以及对该第二解扰数据执行第二ECC解码操作。
优选地，生成软决策读取数据可以是在第二ECC解码操作失败时被执行的。
根据本发明的实施例，存储控制器可以包括：软决策读取数据生成单元，适于为根据软决策读取电压从半导体存储器件读取的储存数据生成软决策读取数据，其中储存数据是通过ECC编码和加扰的顺序操作而被储存在半导体存储器件中的；以及解扰单元，适于通过对软决策读取数据的符号位进行解扰操作来生成第一解扰数据。
优选地，该存储控制器可以进一步包括ECC解码单元，适于对第一解扰数据执行第一ECC解码操作。
优选地，ECC解码单元可以基于双向对称通道根据ECC算法来执行第一ECC解码操作。
优选地，双向对称通道可以是加性高斯白噪声(additive white gaussiannoise,AWGN)通道。
优选地，第一ECC解码操作单元可以执行低密度奇偶校验(low density paritycheck,LDPC)解码操作。
优选地，软决策读取数据可以是对数似然比(log likelihood ratio,LLR)。
优选地，在软决策读取数据生成单元生成软决策读取数据前，解扰单元可以进一步通过对根据硬判决读取电压从半导体存储器件读取的储存数据执行解扰操作来生成第二解扰数据。该解扰操作可以与加扰操作对应。优选地，该存储控制器可以进一步包括ECC解码单元，适于对第二解扰数据执行第二ECC解码操作。
优选地，该软决策读取数据生成单元可以在第二ECC解码单元失败时生成软决策读取数据。
根据本发明的实施例，半导体存储系统可以包括：半导体存储器件；以及控制器。该控制器可以包括：软决策读取数据生成单元，适于为根据软决策读取电压从半导体存储器件读取的储存数据生成软决策读取数据，其中所述储存数据是通过ECC编码和加扰的顺序操作而被存储在储存数据中的；以及解扰单元，适于通过对软决策读取数据的符号位进行解扰操作来生成第一解扰数据。
优选地，该存储控制器可以进一步包括ECC解码单元，适于对第一解扰数据执行第一ECC解码操作。
优选地，ECC解码单元可以基于双向对称通道根据ECC算法来执行第一ECC解码操作。
优选地，软决策读取数据可以是对数似然比(log likelihood ratio,LLR)。
根据本发明的各个实施例，储存在半导体存储器件的存储单元中的数据可以被精确地读取。
附图说明
图1是示意地示出了三位MLC非易失性存储器件的编程和擦除状态的阈值电压分布。
图2是示意地示出了由于三位MLC非易失性存储器件的特性劣化而引起的编程和擦除状态的阈值电压分布。
图3是示出了根据本发明的示例性实施例的半导体存储系统的框图。
图4A是示出了图3中所示出的半导体存储系统的框图。
图4B是示出了图4A中所示出的存储块的电路图。
图5是示出了图4A中所示出的存储控制器的操作的流程图。
图6A是示出了由tanner图表示的LDPC解码的示意图。
图6B是示出了LDPC码的示意图。
图6C是示出了根据LDPC解码的故障检验处理的示意图。
图7A和7B是示出了图5中所示出的的软决策(decision)读取操作的示意图。
图8A是示出了根据本发明的实施例的存储控制器的操作的示意图。
图8B是示出了根据本发明的实施例的存储控制器的操作的模拟图。
图9至13是示意性示出了根据本发明的实施例的3D非易失性存储器件的框图。
图14至16是示意性示出了根据本发明的实施例的3D非易失性存储器件的框图。
图17是示意性示出了包括根据本发明的实施例的半导体存储系统的电子装置的框图。
图18是示意性示出了包括根据本发明的实施例的半导体存储系统的电子装置的框图。
图19是示意性示出了包括根据本发明的实施例的半导体存储系统的电子装置的框图。
图20是示意性示出了包括根据本发明的实施例的半导体存储系统的电子装置的框图。
图21是示意性示出了包括根据本发明的实施例的半导体存储系统的电子装置的框图。
图22是包括图21中所示出的电子装置的数据处理系统的框图。
具体实施方式
以下参考附图更详细地描述各个实施例。然而，本发明可以具体化为许多不同的形式并且不应该理解为限于本文所阐述的各实施例。更确切地说，提供这些实施例使得本公开更加全面和完整，并且向本领域技术人员完整地表达本发明的范围。附图未必是按比例的并且，在有些情况下，比例可能已经被放大以清楚地示出实施例的特征。在本公开各处，附图标记在本发明的各个图和实施例中直接对应于相同部件。也要注意的是，在本说明书中，“连接/耦接”不仅指一个部件直接耦接另一部件而且还指通过中间部件间接耦接另一部件。此外，只要不特别地提及，单数形式可以包括复数形式。应该容易地理解的是，在本公开中“在..上(on)”和“在..之上(over)”的含义应该以最宽的方式解释，使得"在..上(on)"表示不仅“直接在某物上”而且指在某物上而其间具有中间特征或者层，"在..之上(over)"表示不仅直接在某物上方而且指在某物上方而其间具有中间特征或者层。在第一层称为在第二层“上”或者在衬底“上”时，它不仅是指第一层直接形成在第二层或者衬底上也是指第三层存在于第一层和第二层衬底之间。
图3是示出了根据本发明的示例性实施例的半导体存储系统10的框图。
图4A是示出了图3中所示出的半导体存储系统10的框图。
图4B是示出了图4A中所示出的存储块211的电路图。
图5是示出了图4A中所示出的存储控制器100的操作的流程图。
参考图3-5，半导体存储系统10可以包括半导体存储器件200和存储控制器100。
半导体存储器件200可以在存储控制器100的控制下执行擦除、编程以及读取操作中的一种或多种。半导体存储器件200可以通过输入/输出线接收命令CMD、地址ADDR以及数据DATA。半导体存储器件200可以通过电源线接收电力PWR并且通过控制线接收控制信号CTRL。控制信号可以包括命令锁存使能(command latch enable,CLE)信号、地址锁存使能(ALE)信号、芯片使能(CE信号、写入使能(WE)信号、和读取使能(RE)信号等。
存储控制器100可以控制半导体存储器件200的总体操作。存储控制器100可以包括用于校正错误位的ECC单元130。ECC单元130可以包括ECC编码器131和ECC解码器133。
ECC编码器131可以对要被编程输入半导体存储器件200的数据执行错误校正编码以输出被添加了奇偶校验位的数据。奇偶校验位可以储存在半导体存储器件200中。
ECC解码器133可以对从半导体存储器件200读取的数据执行错误校正解码。ECC解码器133可以确定错误校正解码是否成功，并且可以基于确定结果来输出指令信号。ECC解码器133可以使用通过ECC编码操作所生成的奇偶校验位来校正数据的错误位。
在错误位的数量超过ECC单元130的错误校正能力时，ECC单元130不能校正错误位。在这种情况下，ECC单元130可以生成错误校正失败信号。
ECC单元130可以通过编码调制来校正错误，例如低密度奇偶性检验(LDPC)码、博斯-乔赫里-霍克文黑姆(BCH)码、turbo码、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、格码调制(TCM)、和块码调制(BCM)等。ECC单元130可以包括用于错误校正的所有电路、系统或者装置。
根据本发明的实施例，ECC单元130可以使用硬决策读取数据和软决策读取数据来执行错误位校正操作。
存储控制器100和半导体存储器件200可以被集成在单个半导体器件中。例如，存储控制器100和半导体存储器件200可以被集成在例如固态驱动器(SSD)的单个半导体器件中。固态驱动器可以包括用于将数据存储在半导体存储器中的储存装置。在半导体存储系统10被用于SSD中时，耦接到半导体存储系统10的主机(未示出)的操作速度可以显著地提高。
存储控制器100和半导体存储器件200可以被集成在例如存储卡的单个半导体器件中。例如，存储控制器100和半导体存储器件200可以被集成在构成存储卡的单个半导体器件中，例如个人计算机存储器卡国际联合会(PCMCIA)的PC卡、小型闪速(CF)卡、智能媒介(SM)卡、存储棒、多媒体卡(MMC)、尺寸缩小的多媒体卡(RS-MMC)、MMC的微尺寸版本(MMCmicro)、安全数字(SD)卡、小型安全数字(miniSD)卡、微型安全数字(microSD)卡、安全数字大容量(SDHC)以及通用闪速储存器(UFS)。
对于另一示例，半导体存储系统10可以作为各种元件中的一个被提供，各种元件包括电子装置，例如计算机、超移动PC(UMPC)、工作站、网络书计算机、个人数字助理(PDA)、便携式计算机、网络平板电脑PC、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(PMP)、便携式游戏装置、导航装置、黑匣子、数字相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、数据中心的储存装置、能够在无线环境中接收和发送信息的装置、本地网络的电子装置中的一个、计算机网络的电子装置中的一个、远程通信网络的电子装置中的一个、射频识别(RFID)装置、或者计算系统的元件装置。
参考图4A，存储控制器100可以包括储存单元110、CPU 120、ECC单元130、主机接口140、存储接口150、系统总线160、加扰(scrambling)单元170以及解扰(de-scrambling)单元180。储存单元110可以作为CPU 120的工作存储器来操作。尽管图4A示范地示出加扰单元170和解扰单元180作为独立部件，但加扰单元170和解扰180可以被实现为组合部件。
主机接口140可以通过各种接口协议中的一个或更多个与主机通信，例如通用串行总线(USB)、多媒体卡(MMC)、高速外围部件互连(PCI-E)、小型计算机系统接口(SCSI)、串行附接SCSI(SAS)、串行先进技术连接(SATA)、并行先进技术连接(PATA)、增强小型磁盘接口(ESDI)以及集成驱动器电子电路(IDE)。
ECC单元130可以检测和校正包括在从半导体存储器件200读取的数据内的错误。存储接口150可以与半导体存储器件200交互。尽管图4A示例性地示出包括ECC编码器131和ECC解码器133两者的ECC单元130，ECC编码器131和ECC解码器133可以被实现为不同的和独立的部件。CPU 120可以执行各种控制操作。
加扰单元170可以改变输入数据的模式以便输入数据的第一和第二状态(例如‘1’和‘0’的相应的逻辑值)被均匀分布。由于非易失性半导体存储器件的集成度增加，半导体存储器件200的多个存储单元之中的串扰可能增加。该串扰可以根据相邻存储单元的储存数据的状态或者值而变化。因此，通过存储在每一存储单元中的加扰数据的归一化可以使每一存储单元的数据模式或者数据值的串扰最小化。尽管在半导体存储器件200的存储单元中出现例如编程电压干扰、通过电压干扰浮置多栅之间的耦接、和背模式依赖性等的串扰，可以通过对加扰单元170的加扰数据编程来归一化。
根据本发明的示例性实施例，在编程操作期间，ECC单元130可以对要被编程到半导体存储器件200的输入数据进行编码，然后加扰单元170可以对经编码的数据加扰。在此情况下，在读取操作期间，解扰单元180可以对加扰数据(其存储在半导体存储器件200中)进行解扰，然后ECC单元130可以对解扰数据进行解码。
解扰单元180可以对存储在半导体存储器件200中的加扰数据进行解扰，从而该加扰数据可以被复原为原始输入数据，该原始输入数据是在编程操作期间通过加扰单元170对加扰数据进行加扰操作之前的数据。
正如参考图5所讨论的，对存储在半导体存储器件200中的数据的读取操作可以包括步骤S511的硬决策读取操作和步骤S531的软决策读取操作。在硬决策读取操作期间，数据可以根据硬决策读取电压VHD从半导体存储器件200读取。在软决策读取操作期间，数据可以根据软决策读取电压VSD从半导体存储器件200读取，软决策读取电压VSD具有与硬决策读取电压VHD不同的电压。例如，可以对存储单元执行根据软决策读取电压VSD的附加读取操作，其是根据硬决策读取电压VHD来读取的。
加扰数据可以通过解扰单元180恢复为原始输入数据，该加扰数据存储在半导体存储器件200中并且通过硬决策读取操作读取。
软决策读取操作是根据软决策读取电压VSD来生成LLR的操作而不只是对存储在半导体存储器件200中的数据进行的读取操作，软决策读取操作提供了通过硬决策读取操作读取的硬决策读取数据的可靠性。
根据本发明的示例性实施例，在软决策读取操作期间，解扰单元180可以在ECC单元130的ECC解码操作前对存储在半导体存储器件200中的加扰数据进行解扰。如上所述，根据本发明的示例性实施例，在编程操作期间，ECC单元130可以对输入数据进行编码然后加扰单元170可以对经编码的数据进行加扰。在此情况下，在读取操作期间，解扰单元180可以对加扰数据(其存储在半导体存储器件200中)进行解扰，然后ECC单元130可以对解扰数据进行解码。
根据本发明的示例性实施例，在软决策读取操作期间，解扰单元180可以在ECC单元130的ECC操作前对存储在半导体存储器件200中的加扰数据进行解扰。
根据本发明的示例性实施例，在软决策读取解码操作期间，即使解扰单元180可以在ECC单元130的ECC解码操作前对存储在半导体存储器件200中的加扰数据进行解扰，LLR仍可以适当地生成。
ECC单元130可以通过解扰单元180对已恢复的或已解扰的LLR执行ECC解码。ECC单元130可以通过已解扰的LLR检测和校正来自的半导体存储器件200的读取数据的错误。。
半导体存储器件200可以包括存储单元阵列210、控制电路220、电压供给单元230、电压发送单元240、读取/写入电路250以及列选择单元260。
存储单元阵列210可以包括多个存储块211。用户数据可以储存在存储块211中。
参考图4B，存储块211可以包括分别耦接到位线BL0至BLm-1的多个单元串221。每一列的单元串221可以包括一个或更多个漏极选择晶体管DST和一个或更多个源极选择晶体管SST。多个存储单元或者存储单元晶体管可以串联耦接在选择晶体管DST和SST之间。存储单元MC0至MCn-1中的每一个可以由每一单元中储存多位的数据信息的多电平单元(MLC)形成。单元串221可以分别电耦接到对应的位线BL0至BLm-1。
图4B示范地示出了包括NAND型闪速存储器单元的存储块211。然而，半导体存储器件200的存储块211不限于是NAND闪速存储器，而是可以包括NOR型闪速存储器、其中组合了两种或更多种存储单元的混合闪速存储器以及其中控制器嵌入存储器芯片内部的one-NAND闪速存储器。半导体器件的工作特性可以被应用于电荷陷阱快速(CTF)和闪速存储器件，在电荷陷阱快速中，电荷储存层由绝缘层形成；在闪速存储器件中，电荷储存层由导电浮栅形成。
回到图4A，控制电路220可以控制与半导体存储器件200的编程、擦除和读取操作有关的总体操作。
电压供给单元230可以根据工作模式向相应的字线提供字线电压，例如编程电压、读取电压以及通过电压，并且可以提供要被供应给体块(例如存储单元形成在其中的阱区域)的电压。电压供给电路230的电压生成操作可以在控制电路220的控制下执行。
电压供给单元230可以生成多个可变读取电压，用于生成多个读取数据。
电压发送单元240可以选择存储块211中的一个或者存储单元阵列210的扇区中的一个，并且可以在控制电路220的控制下选择所选择的存储块的字线中的一个。电压发送单元240可以在控制电路220的控制下将从电压供给电路230生成的字线电压提供到所选择的字线或者未选择的字线。
读取/写入电路250可以受控制电路220的控制并且可以根据工作模式作为感应放大器(sense amplifier)或者写入驱动器来工作。例如，在验证/正常读取操作期间，读取/写入电路250作为感应放大器工作，用于从存储单元阵列210读取数据。在正常读取操作期间，列选择单元260可以基于列地址信息将从读取/写入电路250读取的数据输出到外部，例如输出到存储控制器100。另一方面，在验证读取操作期间，该读取数据可以被提供到包括在半导体存储器件200内的通过/失败验证电路(未示出)，并且用于确定存储单元的编程操作是否成功。
在编程操作期间，读取/写入电路250可以作为写入驱动器工作，用于根据要储存在存储单元阵列210中的数据驱动位线。在编程操作期间，读取/写入电路250可以从缓冲器(未示出)接收要被写入在存储单元阵列210中的数据，并且可以根据输入数据驱动位线。为此，读取/写入电路250可以包括分别与列(或者位线)或者列对(或者位线对)对应的多个页缓冲器(PB)251。页缓冲器251中的每一个内可以包括多个锁存器。
参考图4A和5，存储控制器100的操作可以包括第一ECC解码步骤S510，并且可以另外包括第二ECC解码步骤S530。第一和第二ECC解码步骤S510和S530的目标数据或者存储在半导体存储器件200中的数据可以是由ECC单元130ECC编码然后由加扰单元170加扰的加扰数据。
例如，第一ECC解码步骤S510可以是用于预定长度的硬决策读取数据的硬决策ECC解码的步骤，该硬决策读取数据根据硬决策读取电压VHD从存储块211的存储单元读取。第一ECC解码步骤S510可以包括步骤S511至S515。
例如，第二ECC解码步骤S530可以是如下的步骤：在第一ECC解码步骤S510的硬决策ECC解码最终失败时，通过根据在硬决策读取电压VHD周围的软决策读取电压VSD而形成软决策读取数据来对硬判决读取数据的软决策ECC解码。第二ECC解码步骤S510可以包括步骤S531至S535。
如上所述，在硬决策读取步骤的步骤S511处，硬决策读取数据可以根据硬决策读取电压VHD从半导体存储器件200读取。存储控制器100可以向半导体存储器件200提供读取命令和地址。半导体存储器件200可以响应于读取命令和该地址而根据硬决策读取电压VHD从其读取硬决策读取数据。读取的硬决策读取数据可以被提供给存储控制器100。
在步骤S513处，可以执行作为第一ECC解码的硬决策ECC解码。ECC单元130可以对硬决策读取数据执行硬决策ECC解码，该硬决策读取数据是通过使用错误校正码根据硬决策读取电压VHD从半导体存储器件200读取的。
在步骤S515处，可以确定硬决策ECC解码是成功还是失败。也就是说，在步骤S515处，可以确定在步骤S513处被执行了硬决策ECC解码的硬决策读取数据的错误是否被校正。例如，存储控制器100可以通过使用硬决策读取数据和奇偶校验矩阵来确定硬决策读取数据的错误是否被校正。例如，在奇偶校验矩阵和硬决策读取数据的乘积结果为零矢量(‘0’)时，可以确定硬决策读取数据被校正。另一方面，在奇偶校验矩阵和硬决策读取数据的乘积结果不是零矢量(‘0’)时，可以确定硬决策读取数据未被校正。
当确定步骤S515的确定的结果为硬决策读取数据被校正时，在步骤S520处可以确定在步骤S511处根据硬决策读取电压VHD的读取操作是成功的并且存储控制器100的操作可以结束。在步骤S513处被执行了硬决策ECC解码的硬决策读取数据现在可以是错误已校正的数据并且可以向外部提供或者被用于存储控制器100中。
当确定步骤S515的确定结果为硬决策读取数据未被校正时，可以执行第二ECC解码步骤S530。
如上所述，在软决策读取步骤的步骤S531处，软决策读取数据可以根据软决策读取电压VSD从半导体存储器件200读取。例如，可以在根据硬决策读取电压VHD已执行了第一ECC解码步骤S510的存储单元上执行根据软决策读取电压VSD的附加读取操作。软决策读取电压VSD可以与硬决策读取电压不同。
在步骤S533处，可以执行作为第二ECC解码的软决策ECC解码。可以基于软决策读取数据(包括被执行了硬决策ECC解码的硬决策读取数据和根据软决策读取电压VSD从存储单元读取的数据)来执行软决策ECC解码。硬决策读取电压VHD和软决策读取电压VSD可以是不同的。
例如，半导体存储器件200中的存储单元MC0至MCn-1的每一个可以属于包括7个编程状态P1至P7和1个擦除状态E的阈值电压分布中的一个。
硬决策读取电压VHD可以具有在多个状态(E和P1至P7)中的两个相邻状态之间的电压。软决策读取电压VSD中的每一个可以具有在多个状态(E和P1至P7)中的两个相邻状态之间的电压，其不同于硬决策读取电压VHD。
根据硬决策读取电压VHD从存储单元MC0至MCn-1读取的硬决策读取数据和根据软决策读取电压VSD从其读取的软决策读取数据可以具有不同的值。例如，存在存储单元MC0至MCn-1中的一个尾部(tailed)存储单元，其具有比正常逻辑状态的阈值电压分布更高或者更低的阈值电压。根据硬决策读取电压VHD从尾部存储单元读取的硬决策读取数据和根据软决策读取电压VSD从其读取的软决策读取数据可以具有不同的值。当根据软决策读取电压VSD的附加读取操作以及根据硬决策读取电压VHD的读取操作被执行时，可以获取提供了通过硬决策读取操作读取的硬决策读取数据的可靠性的关于存储单元MC0至MCn-1的阈值电压的附加信息(即，关于尾部存储单元的附加信息)或者对数似然比(LLR)。
在获取附加信息时，存储单元MC0至MCn-1的数据是属于第一状态(即，‘1’)还是第二状态(即，‘0’)的似然比的概率可以增加。也就是说，ECC解码的可靠性可以增加。存储控制器100可以基于根据硬决策读取电压VHD和软决策读取电压VSD所读取的软决策读取数据来执行软决策ECC解码。参考图7A和7B公开了硬决策读取电压VHD和软决策读取电压VSD之间的关系。
在步骤S535处，可以确定软决策ECC解码是成功还是失败。也就是说，在步骤S535处，可以确定在步骤S533处对其执行软决策ECC解码的软决策读取数据的错误是否被校正。例如，存储控制器100可以通过使用软决策读取数据和奇偶校验矩阵来确定软决策读取数据的错误是否被校正。例如，在奇偶校验矩阵和软决策读取数据的乘积结果是零矢量(‘0’)时，可以确定对其执行软决策ECC解码的软决策读取数据被校正。另一方面，在奇偶校验矩阵和软决策读取数据解码的乘积结果不是零矢量(‘0’)时，可以确定对其执行软决策ECC解码的软决策读取数据未被校正。
在第一ECC解码步骤S510期间的奇偶校验矩阵和硬决策读取数据的乘积处理可以与在第二ECC解码步骤S530期间的奇偶校验矩阵和软决策读取数据的乘积处理相同。
当确定步骤S535的确定的结果为软决策读取数据被校正时，在步骤S520处可以确定在步骤S531处根据软决策读取电压VSD的读取操作是成功的并且存储控制器100的操作可以结束。在步骤S533处对其执行软决策ECC解码的软决策读取数据现在可以是错误已校正的数据并且可以向外部提供或者被用于存储控制器100中。
当确定步骤S535的确定的结果为软决策读取数据未被校正时，在步骤S540处可以确定存储控制器100对存储单元MC0至MCn-1的读取操作最终失败并且存储控制器100的操作可以结束。
图6A是示出了由tanner图表示的LDPC解码的示意图。
图6B是示出了LDPC码的示意图。
图6C是示出了根据LDPC解码的故障检验处理的示意图。
错误校正码(ECC)通常用于储存系统中。出现在储存装置中的各种物理现象导致破坏所存储的信息的噪声影响。错误校正编码方案可以用于保护存储信息以防因而产生的错误。这通过在将该信息存储在存储器件中前对该信息进行编码来完成。该编码处理通过将冗余添加至该信息来将信息位顺序变换为码字。然后可以使用这个冗余以便通过解码处理从可能破坏的码字中恢复该信息。
在迭代编码方案中，该码被构造为几个简单构成码的结合并且通过在接收简单构成码的解码器之间交换信息基于迭代解码算法来解码。通常，该码可以使用描述构成码之间的互联的二分图或者tanner图来定义。在这种情况下，解码可以被看作越过图边界的迭代消息(iterative message passing over the graph edges)。
该迭代码可以包括低密度奇偶性检验(LDPC)码。该LDPC码是通过稀奇偶校验矩阵H限定的线性二进制块码。
参考图6A，LDPC码具有每一行和列中的1s的数量非常小的奇偶校验矩阵，并且其结构可以通过包括校验节点610、可变节点620以及将校验节点610连接至可变节点620的边界615的tanner图来限定。在校验节点处理后从校验节点610传送至可变节点620的值变为校验节点消息615A，而在可变节点处理后从可变节点620传送到校验节点610的值变为可变节点消息615B。
LDPC码的解码处理基于‘求和-乘积(sum-product)’算法通过迭代解码来执行。可以基于次优消息传送算法(例如‘最小和(min-sum)’算法，其是求和-乘积算法的简化版本)来提供解码方法。
例如，参考图6B，LDPC码的tanner图包括表示LDPC码的奇偶校验方程的5个校验节点610、表示码符号的10个可变节点620以及表示校验节点610和可变节点620之间的关系的边界615。边界615将每一校验节点610连接至与包括在由校验节点610所表示的奇偶校验方程内的码符号对应的可变节点620。图6B示例性性地示出了常规的LDPC码，其中，耦接到校验节点610中的每一个的可变节点620的数量被固定为4并且耦接到可变节点620中的每一个的校验节点200的数量被固定为2。可变节点620的初始值可以是硬决策读取数据和软决策读取数据中的一个。
图6C示出了与tanner图对应的奇偶校验矩阵H。奇偶校验矩阵H与奇偶校验方程的图解相似。奇偶校验矩阵H在每一列和每一行中具有相同数量的1s。也就是说，奇偶校验矩阵H的每一列具有与可变节点620和校验节点610中的每一个之间的连接对应的两个1s，每一行具有与校验节点610和可变节点620中的每一个之间的连接对应的4个1s。
通过迭代在tanner图中的可变节点620和校验节点610之间交换消息(其在每一节点中生成并且更新)的处理来执行对LDPC码进行解码的处理。在这种情况下，每一节点基于求和-乘积算法或者类似的次优算法来更新该消息。
例如，对硬决策读取数据的LDPC解码可以包括多个迭代，其中的每一个包括在可变节点620的初次更新后的校验节点610的更新、可变节点620的更新以及故障校验。在单次迭代后，在故障校验的结果满足预定条件时，LDPC解码可以结束。在故障校验的结果不满足预定条件时，可以根据与第一硬决策读取电压VHD不同的第二硬决策读取电压VHD在存储块211的存储单元上执行另一单次迭代。迭代的次数可以限于最大读取计数。在直至迭代的次数到达最大读取计数故障校验的结果仍不满足预定条件时，对该数据的LDPC解码可以被确定为ECC解码已经失败。
参考图6C，故障校验是识别奇偶校验矩阵H和矢量“v”(其通过可变节点620的更新来获取)的乘积结果“Hv t”是否满足预定条件的处理。在乘积结果“Hv t”变为零矢量时，乘积结果“Hv t”可以被评估为满足预定条件。
图6C示出了故障校验处理。图6C作为示例性地示出了作为产品结果“Hv t”的非零矢量“01000”，并且因此图6C示出了故障校验不满足预定条件并且应该根据另一硬决策读取电压VHD执行另一单次迭代。
考虑作为乘积结果“Hv t”的非零矢量“01000”，非零矢量元素或者不满足零矢量条件的元素的数量为1。在说明书中，对于在单次迭代中的乘积结果“Hvt”不满足故障校验的零矢量条件的元素被定义为未满足的故障校验(USC)。图6C示出了USC的数量为1的故障校验的结果。
图7A和7B是示出了图5中所示出的软决策读取操作的示意图，具体地说，分别为两位和三位软决策读取操作。
参考图7A，在参考图5所描述的步骤S510的第一ECC解码操作期间，在硬决策读取电压VHD被施加到半导体存储器件200时，硬决策读取数据2-1可以根据存储单元的接通/断开状态具有值‘1’和‘0’中的一个。
在步骤S530的第二ECC解码操作期间，LLR可以通过软决策读取操作(其中具有与硬决策读取电压VHD不同的电压的软决策读取电压VSD1和VSD2被施加到存储单元)来生成。
参考图7A，在二位软决策读取操作期间，在第一软决策读取电压VSD1被施加到存储单元时，第一软决策读取值2-2根据存储单元的接通/断开状态可以是‘1000’。以类似的方式，在第二软决策读取电压VSD2被施加到存储单元时，第二软决策读取值2-3根据存储单元的接通关状态/断开状态可以是‘1110’。
例如，ECC单元130可以通过对第一和第二软决策读取值2-2和2-3的XNOR操作来生成软决策读取数据2-4或者LLR。LLR 2-4可以示出硬决策读取数据2-1的可靠性。
例如，软决策读取数据2-4的值‘1’可以示出硬决策读取数据2-1的第一和第二状态(‘1’和‘0’的逻辑值)的“强”概率。另一方面，软决策读取数据2-4的值‘0’可以示出硬决策读取数据2-1的第一和第二状态的“弱”概率。
参考图7B，在参考图5所描述的步骤S510的第一ECC解码操作期间，在硬决策读取电压VHD被施加到半导体存储器件200时，硬决策读取数据3-1可以根据存储单元的接通/断开状态而具有值‘1’和‘0’中的一个。
在步骤S530的第二ECC解码操作期间，LLR可以通过软决策读取操作(其中具有与硬决策读取电压VHD不同的电压的软决策读取电压VSD1和VSD6被施加到存储单元)来生成。
参考图7B，在三位软决策读取操作期间，在第一和第二软决策读取电压VSD1和VSD2被施加到存储单元时，第一和第二软决策读取值可以根据存储单元的接通/断开状态来生成，这与参考图7A所描述的二位软决策读取操作相似。ECC单元130可以通过对第一和第二软决策读取值的XNOR操作来生成第一软决策读取数据3-2‘1001’或者LLR。
以类似的方式，在三位软决策读取操作期间，在第三至第六软决策读取电压VSD3和VSD6(其具有与第一和第二软决策读取电压VSD1和VSD2不同的电压)被施加到存储单元时，第三至第六软决策读取值可以根据存储单元的接通/断开状态来生成，这与同样7A所描述的二位软决策读取操作相似。ECC单元130可以通过对第三至第六软决策读取值的XNOR操作来生成第二软决策读取数据3-3(‘10101’)或者LLR。LLR 3-3(‘10101’)可以向第一软决策读取数据3-2提供加权值。
例如，第二软决策读取数据3-3的值‘1’可以示出硬决策读取数据3-2的第一状态(‘1’的逻辑值)的“非常强”概率。另一方面，第二软决策读取数据3-3的值‘0’可以示出软决策读取数据3-2的第一状态的“强”概率。
以类似的方式，第二软决策读取数据3-3的值‘1’可以示出第一软决策读取数据3-2的第二状态(‘0’的逻辑值)的“非常弱”概率。另一方面，第二软决策读取数据3-3的值‘0’可以示出第一软决策读取数据3-2的第二状态的“弱”概率。LLR 3-3可以向硬决策读取数据3-1提供更好的可靠性，这与参考图7A所描述的二位软决策读取操作相似。
图8A是示出了根据本发明的实施例的存储控制器100的操作的示意图。
图8A详细地示出了参考图3-5所描述的半导体存储系统100。
参考图3、4A和8A，根据本发明的示例性实施例，在具有ECC编码器131、加扰单元170以及单元阵列210的过程流的编程操作期间，ECC编码器131可以对输入数据(其要被编程到半导体存储器件200)进行编码，然后加扰单元170可以对经编码的数据进行加扰。在此情况下，在具有单元阵列210、LLR生成单元135、解扰单元180以及ECC解码器133的过程流的读取操作期间，解扰单元180可以对加扰数据(其存储在半导体存储器件200中)进行解扰，然后ECC解码器133可以对解扰数据进行解码。
LLR生成单元135可以包括在存储控制器100内，并且可以生成参考图7A和7B所描述的LLR 2-4和3-3。半导体存储器件200可以存储加扰数据。根据本发明的示例性实施例，在读取操作期间，解扰单元180可以对加扰数据的LLR(其通过LLR生成单元135生成)进行解扰。在解扰后，ECC解码器133可以对解扰数据执行ECC解码。
参考图8A，ECC编码器131可以对通过主机接口140输入的数据执行ECC编码操作，并且可以生成具有一个或更多个奇偶校验位的数据。例如，在ECC编码器131生成输入数据‘111000’的偶数阶(even-ordered)值和奇数阶(odd-ordered)值的每一个的奇偶校验位时，ECC编码器131可以通过对输入数据‘111000’的奇数阶值顺序地执行XOR操作并且对偶数阶值顺序地执行XOR操作来生成具有针对输入数据‘111000’的奇数阶值的为‘0’的奇偶校验位和针对偶数阶值的为‘1’的奇偶校验位的经编码的数据‘11100001’。经编码的数据‘11100001’可以输入至加扰单元170。
参考图8A，加扰单元170可以改变输入数据的模式以便输入数据的第一和第二状态(例如输入数据的相应的逻辑值‘1’和‘0’)被均匀分布。例如，在加扰单元170可以通过使经编码的数据‘’11100001’的奇数阶值翻转来执行加扰操作时，加扰单元170可以基于经编码的数据‘’11100001’来生成加扰数据‘01001011’。加扰数据‘01001011’可以被编程至半导体存储器件200的单元阵列210。
参考图8A，LLR生成单元135可以生成正如参考图7A和7B所描述的存储在单元阵列210中的加扰数据的LLR 2-4和3-3。例如，在LLR生成单元135通过三软决策读取操作生成具有范围从‘-3’到‘+3’的值的三位LLR而没有错误时，LLR生成单元135可以为存储在单元阵列210中的加扰数据生成LLR‘+3-3+3+3-3+3-3-3’。例如，在LLR生成单元135通过三软决策读取操作生成具有范围从'-3'到'+3'的值的三位LLR而没有错误时，LLR的位幅值‘3’可以表示加扰数据‘01001011’的每一位的第一和第二状态的“非常强”概率。LLR‘+3-3+3+3-3+3-3-3’可以输入至解扰单元180。
由LLR生成单元135所生成的LLR的每一符号和幅值可以取决于包括存储在单元阵列210中的加扰数据的状态、和软决策读取值的错误等的各种因素。为了更清楚地说明，本专利文献公开了其中LLR生成单元135生成对于具有预定状态的“非常强”概率的加扰数据没有错误的LLR。
参考图8A，解扰单元180可以对通过LLR生成单元135所生成的LLR‘+3-3+3+3-3+3-3-3’解扰。根据本发明的示例性实施例，解扰单元180可以仅仅对通过LLR生成单元135所生成的LLR的符号位进行解扰。例如，与加扰单元170对通过使奇数阶值翻转而由ECC编码器131编码的经编码的数据‘11100001’进行加扰一致，解扰单元可以通过仅仅使LLR‘+3-3+3+3-3+3-3-3’的奇数阶值的符号位翻转而解扰来生成解扰数据‘-3-3-3+3+3+3+3-3’。
根据本发明的示例性实施例，存储控制器100可以通过仅仅对由LLR生成单元135所生成的LLR的符号位解扰并然后对解扰数据执行ECC解码来精确读取存储在半导体存储器件200中的数据。对于仅仅对LLR的符号位解扰并然后对解扰数据执行ECC解码的基本前提是：半导体存储器件200的单元阵列210具有加性高斯白噪声(AWGN)通道的特性并且ECC编码器131和ECC解码器133可以根据基于AWGN通道的ECC算法执行ECC编码和解码操作。大部分ECC编码器和解码器采用基于AWGN通道的ECC算法。AWGN通道具有完全双侧对称，并且因此根据存储在单元阵列210中的数据的加扰和解扰而可变的不是存储在存储单元中的数据的幅值位、而是符号位或者存储单元在阈值分布中的相对位置。因此，根据本发明的示例性实施例，存储控制器100可以通过仅仅对LLR的符号位解扰并然后对解扰数据进行ECC解码来精确读取存储在半导体存储器件200中的数据。
参考图8A，ECC解码器133可以对通过解扰单元180解扰的解扰数据‘-3-3-3+3+3+3+3-3’执行ECC解码并且可以生成与解扰数据‘-3-3-3+3+3+3+3-3’对应的码字‘11100001’。ECC解码器133可以检测和校正包括在码字‘11100001’内的错误。因此，在码字‘11100001’中无错误的情况下，ECC解码器133可以生成已经输入至ECC编码器131的原始数据‘111000’。
参考图8A，LLR生成单元135和解扰单元180的操作可以在参考图5所描述的步骤S531的软决策读取操作期间执行，并且ECC解码器133的操作可以在步骤S533期间执行。
图8B是示出了根据本发明的实施例的存储控制器100的操作的模拟图。
图8B示出了根据作为具有AWGN通道特性的半导体存储器件200的示例的NAND闪速存储器件的单元阵列210的原始比特错误率(RBER)的比特错误率(BER)和块错误率(CER)。图8B示出了根据现有技术(“w/o Randomizer”)(“w/o随机器”)和本发明的示例性实施例(“w/Randomizer”)(“w/随机器”)的BER和CER。参考图8B，现有技术和本发明的示例性实施例的存储控制器之间性能上无差别。根据现有技术，在具有加扰单元、ECC编码器以及单元阵列的过程流的编程操作期间，加扰单元对要被编程至单元阵列的输入数据进行加扰，然后ECC编码器对加扰数据执行ECC编码操作。在此情况下，在具有单元阵列、ECC解码器以及解扰单元的过程流的读取操作期间，ECC解码器对存储在单元阵列中的经编码的数据进行ECC解码操作，然后解扰单元对经ECC解码的数据进行解码。现有技术和本发明的示例性实施例的过程流彼此不同。
根据本发明的示例性实施例，存储控制器100可以通过对从单元阵列所生成的LLR的符号位解扰并然后对解扰数据执行ECC解码来精确读取存储在半导体存储器件200中的数据。因此，可以使由于半导体存储器件的垃圾收集操作而导致的ECC编码器的带宽增加最小化。此外，由于ECC奇偶校验位也被加扰，可以改善数据随机性。此外，可以使用基于单个位的加扰单元和解扰单元，这表示在最少数量的部件的情况下降低栅极的总数和功耗。
图9是图4B中所示出的存储单元阵列210的框图。
参考图9，存储单元阵列210可以包括多个存储块BLK1至BLKh。存储块BLK1至BLKh中的每一个可以具有三维结构或者垂直结构。例如，多个存储块BLK1至BLKh中的每一个可以包括沿着第一至第三方向延伸的结构。
存储块BLK1至BLKh中的每一个可以包括沿着第二方向延伸的多个NAND串NS。多个NAND串NS可以沿着第一和第三方向设置。NAND串NS中的每一个可以耦接到位线BL、一个或更多个串选择线SSL、一个或更多个接地选择线GSL、多个字线WL、一个或更多个虚设字线DWL以及共源极线CSL。也就是说，存储块BLK1至BLKh中的每一个可以耦接到多个位线BL、多个串选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL以及多个共源极线CSL。
图10是图9中所示出的存储块BLK1至BLKh中的一个存储块BLKi的透视图。图11是沿着图10中所示出的存储块BLKi的线I-I’截取的截面图。
参考图10和11，存储块BLKi可以包括沿着第一至第三方向延伸的结构。
可以设置衬底1111。例如，衬底1111可以包括由第一类型杂质掺杂的硅材料。例如，衬底1111可以包括由p型杂质掺杂的硅材料或者p型阱，例如槽(pocket)p阱。衬底1111还可以包括围绕p型阱的n型阱。在该说明书中，作为示例性地假设衬底1111是p型硅。然而，衬底1111不限于是p型硅。
沿着第一方向延伸的多个掺杂区域1311至1314可以设置在衬底1111之上。例如，多个掺杂区域1311至1314可以具有与衬底1111的杂质不同的第二类型杂质。例如，多个掺杂区域1311至1314可以利用n型杂质来掺杂。在该说明书中，作为示例性地假设第一至第四掺杂区域1311至1314是n型。然而，第一第四掺杂区域1311至1314不限于是n型。
沿着第一方向延伸的多个绝缘材料1112可以在衬底1111的在第一和第二掺杂区域1311和1312之间的区域之上沿着第二方向依次地设置。例如，多个绝缘材料1112和衬底1111可以沿着第二方向相隔预定距离。在第二示例中，多个绝缘材料1112可以沿着第二方向彼此隔开。在第三示例中，绝缘材料1112可以包括例如氧化硅的绝缘体。
多个支柱1113可以在衬底111的在第一掺杂区域1311和第二掺杂区域1312之间的区域之上沿着第一方向依次地设置，并且可以被形成为沿着第二方向穿透绝缘材料1112。例如，多个支柱1113中的每一个可以穿透绝缘材料1112以与衬底1111接触。例如，支柱1113中的每一个可以由多种材料组成。支柱1113中的每一个的表面层1114可以包括具有第一类型的硅材料。支柱1113中的每一个的表面层1114可以包括掺杂有与衬底1111的杂质相同类型的杂质的硅材料。在该说明书中，作为示例性地假设支柱1113中的每一个的表面层1114包括p型硅。然而，支柱1113中的每一个的表面层1114不限于是p型硅。
支柱1113中的每一个的内部层1115可以由绝缘材料形成。例如，支柱1113中的每一个的内部层1115可以充满例如氧化硅的绝缘材料。
在第一和第二掺杂区域1311和1312之间的区域中，绝缘层1116可以沿着绝缘材料1112、支柱1113以及衬底1111的暴露表面来设置。例如，绝缘层1116的厚度可以小于绝缘材料1112之间的距离的一半。也就是说，其中设置了除了绝缘材料1112和绝缘层1116之外的材料的区域可以设置在(i)设置在绝缘材料1112的第一绝缘材料的底表面之上的绝缘层1116和(ii)设置在绝缘材料1112的第二绝缘材料的顶表面之上的绝缘层1116之间。绝缘材料1112的第一绝缘材料可以设置在绝缘材料1112的第二绝缘材料之上。
在第一和第二掺杂区域1311和1312之间的区域中，导电材料1211至1291可以设置在绝缘层1116的表面之上。例如，沿着第一方向延伸的导电材料1211可以设置在衬底1111和靠近衬底1111的绝缘材料之间。更具体地说，沿着第一方向延伸的导电材料1211可以设置在(i)布置在靠近衬底1111的绝缘材料1112的底表面处的绝缘层1116和(ii)设置在衬底1111之上的绝缘层1116之间。
沿着第一方向延伸的导电材料可以设置在(i)布置在绝缘材料1112之中的第一特定绝缘材料的顶表面处的绝缘层1116和(ii)布置在绝缘材料1112之中的第二特定绝缘材料(其布置在第一特定绝缘材料1112之上)的底表面处的绝缘层1116之间。例如，沿着第一方向延伸的多个导电材料1221至1281可以设置在绝缘材料1112之间。此外，沿着第一方向延伸的导电材料1291可以设置在最上面的绝缘材料1112之上。例如，沿着第一方向延伸的导电材料1211至1291可以是金属材料。在另一示例中，沿着第一方向延伸的导电材料1211至1291可以是例如多晶硅的导电材料。
与布置在第一和第二掺杂区域1311和1312之间的结构相同的结构可以设置在第二和第三掺杂区域1312和1313之间。例如，沿着第一方向延伸的多个绝缘材料1112、沿着第一方向依次地布置并且沿着第二方向穿透多个绝缘材料1112的多个支柱1113、设置在多个绝缘材料1112和支柱1113的表面之上的绝缘层1116以及沿着第一方向延伸的导电材料1212至1292可以设置在第二和第三掺杂区域1312和1313之间。
与布置在第一和第二掺杂区域1311和1312之间的结构相同的结构可以设置在第三和第四掺杂区域1312和1314之间。例如，沿着第一方向延伸的多个绝缘材料1112、沿着第一方向依次地布置并且沿着第二方向穿透多个绝缘材料1112的多个支柱1113、设置在多个绝缘材料1112和支柱1113的表面之上的绝缘层1116以及沿着第一方向延伸的导电材料1213至1293可以设置在第三和第四掺杂区域1312和1314之间。
漏极1320可以分别设置在多个支柱1113之上。例如，漏极1320可以是利用第二类型材料掺杂的硅材料。例如，漏极1320可以是利用n型材料掺杂的硅材料。在该说明书中，作为示例性地假设漏极1320是利用n型材料掺杂的硅材料。然而，漏极320不限于是n型硅材料。例如，漏极1320的宽度可以比支柱1113中的相应一个的宽度更宽。例如，漏极1320可以以垫片形状设置在支柱1113的相应一个的顶表面之上。
沿着第三方向延伸的导电材料1331至1333可以设置在漏极1320之上。导电材料1331至1333可以沿着第一方向依次地布置。导电材料1331至1333可以分别耦接到相应区域中的漏极1320。例如，漏极1320和沿着第三方向延伸的导电材料1333可以分别通过接触插塞来耦接。例如，沿着第三方向延伸的导电材料1331至1333可以是金属材料。在另一示例中，导电材料1331至1333可以是例如多晶硅的导电材料。
参考图10和11，支柱1113中的每一个可以耦接到绝缘层1116和沿着第一方向延伸的多个导电材料1211至1291、1212至1292以及1213至1293以形成串。例如，支柱1113中的每一个可以与绝缘层1116和沿着第一方向延伸的导电材料1211至1291、1212至1292以及1213至1293一起形成NAND串NS。NAND串NS可以包括多个晶体管结构TS。
图12是图11中所示出的晶体管结构TS的截面图。
参考图10至12，绝缘层1116可以包括第一至第三子绝缘层1117、1118以及1119。
支柱1113中的每一个中的P型硅的表面层1114可以充当主体。靠近支柱1113中的每一个的第一子绝缘层1117可以充当隧道绝缘层。例如，靠近支柱1113中的每一个的第一子绝缘层1117可以包括热氧化层。
第二子绝缘层1118可以充当电荷储存层。例如，第二子绝缘层1118可以充当电荷陷阱层。第二子绝缘层1118可以包括氮化物层或者金属氧化物层，例如氧化铝层、氧化铪层等。
靠近导电材料1233的第三子绝缘层1119可以充当阻挡绝缘层。例如，靠近沿着第一方向延伸的导电材料1233的第三子绝缘层1119可以具有单层或者多层结构。第三子绝缘层1119可以具有比第一和第二子绝缘层1117和1118更大的介电常数的高介电层，例如氧化铝层、氧化铪层等。
导电材料1233可以充当栅极或者控制栅。也就是说，栅极或者控制栅1233、阻挡绝缘层1119、电荷陷阱层1118隧道绝缘层1117以及主体1114可以形成晶体管或者存储单元晶体管结构。例如，第一至第三子绝缘层1117至1119可以形成氧化物-氮化物-氧化物(ONO)结构。在该说明书中，支柱1113中的每一个中的p型硅的表面层1114可以是沿着第二方向延伸的主体。
存储块BLKi可以包括多个支柱1113。也就是说，存储块BLKi可以包括多个NAND串NS。更具体地说，存储块BLKi可以包括沿着第二方向或者与衬底1111垂直的方向延伸的多个NAND串NS。
NAND串NS中的每一个可以包括多个晶体管结构TS，其沿着第二方向层叠。每一NAND串NS的多个晶体管结构TS中的一个或更多个可以充当串选择晶体管SST。每一NAND串的多个晶体管结构TS中的一个或更多个可以充当接地选择晶体管GST。
栅极或者控制栅可以对应于沿着第一方向延伸的导电材料1211至1291、1212至1292以及1213至1293。也就是说，栅极或者控制栅可以沿着第一方向延伸以形成字线WL和两个或更多个选择线，例如，一个或更多个串选择线SSL和一个或更多个接地选择线GSL。
沿着第三方向延伸的导电材料1331至1333可以耦接到NAND串NS的一端。例如，沿着第三方向延伸的导电材料1331至1333可以充当位线BL。也就是说，在一个存储块BLKi中，单个位线BL可以耦接到多个NAND串。
沿着第一方向延伸的第二类型掺杂区域1311至1314可以耦接到NAND串NS的另一端。沿着第一方向延伸的第二类型掺杂区域1311至1314可以充当共源极线CSL。
总之，存储块BLKi可以包括沿着与衬底1111垂直的一方向(例如第二方向)延伸多个NAND串NS，并且可以作为NAND闪速存储器块(例如电荷陷阱类型存储器)工作，其中，多个NAND串NS耦接到单个位线BL。
参考图10至12，所描述的是，沿着第一方向延伸的导电材料1211至1291、1212至1292以及1213至1293设置在9层上。然而，沿着第一方向延伸的第一导电材料1211至1291、1212至1292以及1213至1293不限于具有9层。例如，沿着第一方向延伸的导电材料可以设置在8、16或者更多层上。也就是说，NAND串可以包括8、16或者更多个晶体管。
参考图10至12，所描述的是，3个NAND串NS耦接到单个位线BL。然而，该实施例不限于耦接到单个位线BL的3个NAND串NS。在另一实施例中，在存储块BLKi中，m个NAND串NS可以耦接到单个位线BL，m是整数。在这里，沿着第一方向延伸的导电材料1211至1291、1212至1292以及1213至1293的数量和共源极线1311至1314的的数量也可以被调整为对应于耦接到单个位线BL的NAND串NS的数量。
参考图10至12，所描述的是，3个NAND串NS耦接到沿着第一方向延伸的单一导电材料。然而，该实施例不限于耦接到单个导电材料BL的3个NAND串NS。在另一实施例中，n个NAND串NS可以耦接到单个导电材料，n是整数。在这里，沿第三方向延伸的导电材料1331至1333的数量也可以调整至对应于耦接到单个导电材料的NAND串NS的的数量。
图13是示出了参考图10至12所描述的存储块BLKi的等效电路图。
参考图10至13，NAND串NS11至NS31可以设置在第一位线BL1和共源极线CSL之间。第一位线BL1可以对应于沿着第三方向延伸的导电材料1331。NAND串NS12至NS32可以设置在第二位线BL2和共源极线CSL之间。第二位线BL2可以对应于沿着第三方向延伸的导电材料1332。NAND串NS13至NS33可以设置在第三位线BL3和共源极线CSL之间。第三位线BL3可以对应于沿着第三方向延伸的导电材料1333。
每一NAND串NS的串选择晶体管SST可以耦接到相应位线BL。每一NAND串NS的接地选择晶体管GST可以耦接到共源极线CSL。存储单元MC可以设置在每一NAND串NS的串选择晶体管SST和接地选择晶体管GST之间。
NAND串NS可以以行和列为单元来定义。共同耦接到单个位线的NAND串NS可以形成单一列。例如，耦接到第一位线BL1的NAND串NS11至NS31可以对应于第一列。耦接到第二位线的NAND串NS12至NS32可以对应于第二列。耦接到第三位线的NAND串NS13至NS33可以对应于第三列。
耦接到单个串选择线SSL的NAND串NS可以形成单一行。例如，耦接到第一串选择线SSL1的NAND串NS11至NS13可以形成第一行。耦接到第二串选择线SSL2的NAND串NS21至NS23可以形成第二行。耦接到第三串选择线SSL3的NAND串NS31至NS33可以形成第三行。
可以为每一NAND串NS定义高度。例如，在每一NAND串NS中接地选择晶体管GST的高度可以被定义为值‘1’。在每一NAND串NS中，当从衬底1111起测量时，越靠近串选择晶体管SST，存储单元相对于衬底1111的高度越高。在每一NAND串NS中，靠近串选择晶体管SST的存储单元MC6的高度可以被定义为值‘8’，其是接地选择晶体管GST的8倍大。
相同行的NAND串NS的串选择晶体管SST可以共享相同串选择线SSL。不同行中的NAND串NS的串选择晶体管SST可以分别与不同的串选择线SSL1、SSL2以及SSL3耦接。
在相同行的NAND串NS中具有相同高度的存储单元MC可以共享字线WL。在预定高度处，字线WL可以由不同行中但是在相同水平或者在相同高度处的NAND串NS的存储单元MC共享。在预定高度处或者在相同水平处，相同行的NAND串NS的虚设存储单元DMC可以共享虚设字线DWL。在预定高度或者水平处，不同行的NAND串NS的虚设存储单元DMC可以共享虚设字线DWL。
位于相同水平或者高度或者层的字线WL或者虚设字线DWL可以共同耦接在其上设置了沿着第一方向延伸的导电材料1211至1291、1212至1292以及1213至1293的层上。例如，设置在给定水平或者高度或者层处的导电材料1211至1291、1212至1292以及1213至1293可以经由接触耦接到上层。沿着第一方向延伸的第一导电材料1211至1291、1212至1292以及1213至1293可以共同耦接在上层处。相同行的NAND串NS的接地选择晶体管SST可以共享接地选择线GSL。不同行的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。也就是说，NAND串NS11至NS13、NS21至NS23以及NS31至NS33可以共同耦接至接地选择线GSL。
共源极线CSL可以共同耦接到NAND串NS。例如，第一至第四掺杂区域1311至1314可以耦接在衬底1111的有源区处。例如，第一至第四掺杂区域1311至1314可以经由接触耦接到上层。第一至第四掺杂区域1311至1314可以共同耦接在上层处。
如图13所示，处于相同高度或者水平的字线WL可以共同耦接。因此，当处于特定高度的字线WL被选择时，耦接到所选择的字线WL的全部NAND串NS可以被选择。在不同行中的NAND串NS可以耦接到不同串选择线SSL。因此，在耦接到相同字线WL的NAND串NS之中，未选择行的NAND串NS可以根据对串选择线SSL1至SSL3的选择而与位线BL1至BL3电隔离。也就是说，一行NAND串NS可以通过选择串选择线SSL1至SSL3中的一个来被选择。所选择的行的NAND串NS可以根据对位线BL1至BL3的选择而以列为单位被选择。
在每一NAND串NS中，可以设置虚设存储单元DMC。图13示出了设置在每一NAND串NS中的第三存储单元MC3和第四MC4之间的虚设存储单元DMC。也就是说，第一至第三存储单元MC1至MC3可以设置在虚设存储单元DMC和接地选择晶体管GST之间。第四至第六存储单元MC4至MC6可以设置在虚设存储单元DMC和串选择晶体管SST之间。在该实施例中，作为示例性地假设每一NAND串NS中的存储单元MC通过虚设存储单元DMC被分成存储单元组。存储单元组之中的靠近接地选择晶体管GST的存储单元组(例如MC1至MC3)可以称为下存储单元组。存储单元组之中的靠近串选择晶体管SST的存储单元组(例如MC4至MC6)可以称为上存储单元组。
参考图9至13将描述包括一个或更多个单元串的非易失性存储器件的操作方法，每个单元串沿着与衬底垂直的方向布置，与存储控制器耦接并且包括存储单元、串选择晶体管以及接地选择晶体管。使用该操作方法，非易失性存储器件：可以被提供第一读取命令以根据第一硬决策读取电压和不同于第一硬决策读取电压的第二硬决策读取电压来执行第一和第二硬决策读取操作；可以获取硬决策读取数据；可以基于硬决策读取数据的错误位状态来选择第一和第二硬决策电压中的一个；可以根据不同于第一和第二硬决策读取电压的软决策读取电压来获取软决策读取数据；以及可以向存储控制器提供软决策读取数据。
图14-16是示意性示出了根据本发明的实施例的3D非易失性存储器件的框图。图14至16示出了根据本发明的实施例以3D实现的半导体存储器件，例如闪速存储器件。
图14是示出了图4A中所示出的存储块211的一个存储块BLKj的透视图。图15是沿着图14中所示出的线VII-VII’截取的存储块BLKj的截面图。
参考图14和15，存储块BLKi可以包括沿着第一至第三方向延伸的结构。
可以设置衬底6311。例如，衬底6311可以包括由第一类型杂质掺杂的硅材料。例如，衬底6311可以包括由p型杂质掺杂的硅材料或者p型阱，例如槽(pocket)p阱。衬底6311还可以包括围绕p型阱的n型阱。在该实施例中，作为示例性地假设衬底6311是p型硅。然而，衬底6311不限于是p型硅。
沿着X方向和Y方向延伸的第一至第四导电材料层6321至6324可以布置在衬底6311之上。第一至第四导电材料层6321至6324可以沿着Z方向彼此隔开。
沿着X方向和Y方向延伸的第五至第八导电材料层6325至6328可以布置在衬底6311之上。第五至第八导电材料层6325至6328可以沿着Z方向彼此隔开。第五至第八导电材料层6325至6328可以在Y方向上与第一至第四导电材料层6321至6324隔开。
多个下支柱DP可以被形成为穿透第一至第四导电材料层6321至6324。下支柱DP中的每一个可以沿着Z方向延伸。多个上支柱UP可以被形成为穿透第五至第八导电材料层6325至6328。上支柱UP中的每一个可以沿着Z方向延伸。
下支柱DP和上支柱UP中的每一个可以包括内部材料层6361、中间层6362以及表面层6363。中间层6362可以充当单元晶体管沟道。表面层6363可以包括阻挡绝缘层、电荷储存层以及隧道绝缘层。
下支柱DP和上支柱UP可以通过管栅PG耦接。管栅PG可以形成在衬底6311中。例如，管栅PG可以包括与下支柱DP和上支柱UP基本上相同的材料。
利用第二类型杂质掺杂的掺杂材料层6312可以布置在下支柱DP之上。掺杂材料层6312可以沿着X方向和Y方向延伸。例如，利用第二类型杂质掺杂的掺杂材料层6312可以包括n型硅材料。利用第二类型杂质掺杂的掺杂材料层6312可以充当共源极线CSL。
漏极6340可以形成在上支柱UP中的每一个之上。例如，漏极6340可以包括n型硅材料。第一和第二上导电材料层6351和6352可以形成在漏极6340之上。第一和第二上导电材料层6351和6352可以沿着Y方向延伸。
第一和第二上导电材料层6351和6352可以沿着X方向彼此隔开。例如，第一和第二上导电材料层6351和6352可以由金属制成。例如，第一和第二上导电材料层6351和6352可以通过接触插塞耦接到漏极6340。第一和第二上导电材料层6351和6352可以分别充当第一和第二位线BL1和BL2。
第一导电材料层6321可以充当源极选择线SSL，第二导电材料层6322可以充当第一虚设字线DWL1，以及第三和第四导电材料层6323和6324可以分别充当第一和第二主字线MWL1和MWL2。第五和第六导电材料层6325和6326可以分别充当第三和第四主字线MWL3和MWL4，第七导电材料层6327可以充当第二虚设字线DWL2，以及第八导电材料层6328可以充当漏极选择线DSL。
下支柱DP中的每一个和靠近该下支柱DP的第一至第四导电材料层6321至6324可以形成下串。上支柱UP中的每一个和靠近该上支柱UP的第五至第八导电材料层6325至6328可以形成上串。下串和上串可以通过管栅PG耦接。下串的一端可以耦接到充当共源极线CSL的第二类型掺杂材料层6312。上串的一端可以通过漏极6340耦接到相应位线。下串和上串通过管栅PG耦接。单个下串和单个上串可以形成单一单元串，其耦接在充当共源极线CSL的第二类型掺杂材料层6312和充当位线BL的上导电材料层6351和6352中的对应一个之间。
也就是说，下串可以包括源极选择晶体管SST、第一虚设存储单元DMC1以及第一和第二主存储器单元MMC1和MMC2。上串可以包括第三和第四主存储器单元MMC3和MMC4、第二虚设存储单元DMC2以及漏极选择晶体管DST。
参考图14和15，上串和下串可以形成具有多个晶体管结构TS的NAND串NS。晶体管结构TS可以与参考图12所描述的晶体管基本上相同。
图16是示出了参考图14和15所描述的存储块BLKj的等效电路图。图16作为示例性示出了包括在存储块BLKj内的串之中的第一和第二串。
参考图16，存储块BLKj可以包括多个单元串，单元串中的每个包括正如参考图14和15所描述的通过管栅PG而耦接到彼此的单个上串和单个下串。
在存储块BLKj中，沿着第一通道层CH1(未示出)层叠的存储单元CG0至CG31、一个或更多个源极选择栅SSG以及一个或更多个漏极选择栅DSG可以形成第一串ST1。沿着第二通道层CH2(未示出)层叠的存储单元CG0至CG31、一个或更多个源极选择栅SSG以及一个或更多个漏极选择栅DSG可以形成第二串ST2。
第一和第二串ST1和ST2可以耦接到单个漏极选择线DSL和单个源极选择线SSL。第一串ST1可以耦接到第一位线BL1，第二串ST2可以耦接到第二位线BL2。
图16示出了耦接到单个漏极选择线DSL和单个源极选择线SSL的第一和第二串ST1和ST2。在另一实施例中，第一和第二串ST1和ST2可以耦接到单个源极选择线DSL和单个位线BL。在此情况下，第一串ST1可以耦接到第一漏极选择线DSL1，并且第二串ST2可以耦接到第二漏极选择线DSL2。在另一实施例中，第一和第二串ST1和ST2可以耦接到单个漏极选择线DSL和单个位线BL。在此情况下，第一串ST1可以耦接到第一源极选择线SSL1，并且第二串ST2可以耦接到第二源极选择线SSL2。
图17是示意性示出了包括根据本发明的实施例的存储控制器15000和半导体存储器件16000的电子装置10000的框图。
参考图17，例如蜂窝电话、智能电话或者平板PC的电子装置10000可以包括通过闪速存储器件实现的半导体存储器件16000和控制半导体存储器件16000的存储控制器15000。
半导体存储器件16000可以对应于如上参考图3至13所述的半导体存储器件200。半导体存储器件16000可以储存随机数据。
存储控制器15000可以对应于参考图3至13所描述的存储控制器。存储控制器15000可以由控制电子装置10000的总体操作的处理器11000控制。
储存在半导体存储器件16000中的数据可以在存储控制器15000的控制下通过显示器13000显示。存储控制器15000在处理器11000的控制下工作。
无线电收发器12000可以通过天线ANT接收和输出无线电信号。例如，无线电收发器12000可以将从天线ANT所接收的无线电信号转换为要被处理器11000处理的信号。因此，处理器11000可以处理来自无线电收发器12000的经转换的信号，并且可以将经处理的信号储存在半导体存储器件16000处。不然，处理器11000可以通过显示器13000显示经处理的信号。
无线电收发器12000可以将来自处理器11000的信号转换为无线电信号，并且可以通过天线ANT将转换的无线电信号输出到外部装置。
输入装置14000可以接收用于控制处理器11000的操作的控制信号或者要被处理器11000处理的数据并且通过例如触摸垫或者电脑鼠标、键区或者键盘的指示装置来实施。
处理器11000可以控制显示器13000使得来自半导体存储器件16000的数据、来自无线电收发器12000的无线电信号或者来自输入装置14000的数据通过显示器13000显示。
图18是示意性示出了包括根据本发明的实施例的存储控制器24000和半导体存储器件25000的电子装置20000的框图。
存储控制器24000和半导体存储器件25000可以分别对应于参考图3至13所描述的存储控制器100和半导体存储器件200。
参考图18，电子装置20000可以通过例如个人计算机(PC)、平板计算机、网络书、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或者MP4播放器的数据处理装置来实施，并且可以包括例如闪速存储器件的半导体存储器件25000和控制半导体存储器件25000的操作的存储控制器24000。
电子装置20000可以包括控制电子装置20000的总体操作的处理器21000。存储控制器24000可以受处理器21000控制。
处理器21000可以根据来自输入装置22000的输入信号通过显示器23000显示储存在半导体存储器件25000中的数据。例如，输入装置22000可以通过例如触摸垫或者电脑鼠标、键区或者键盘的指示装置来实施。
图19是示意性示出了包括根据本发明的实施例的控制器32000和半导体存储器件34000的电子装置30000的框图。
控制器32000和半导体存储器件34000可以分别对应于参考图3至13所描述的存储控制器100和半导体存储器件200。
参考图19，电子装置30000可以包括卡接口31000、控制器32000以及例如闪速存储器件的半导体存储器件34000。
电子装置30000可以通过卡接口31000与主机交换数据。卡接口31000可以是安全数字(SD)卡接口或者多媒体卡(MMC)接口，这不会限制本发明的范围。卡接口31000可以根据能够与电子装置30000通信的主机的通信协议与主机和控制器32000交互。
控制器32000可以控制电子装置30000的总体操作，并且可以控制接口31000和半导体存储器件34000之间的数据交换。控制器32000的缓冲存储器33000可以缓冲在卡接口31000和半导体存储器件34000之间传送的数据。
控制器32000可以通过数据总线DATA和地址总线ADDRESS与卡接口31000和半导体存储器件34000耦接。根据实施例，控制器32000可以通过地址总线ADDRESS从卡接口31000接收要被读取或者写入的数据的地址，并且可以将其发送至半导体存储器件34000。此外，控制器32000可以通过与卡接口31000或者半导体存储器件34000连接的数据总线DATA接收或者传送要被读取或者写入的数据。
在电子装置30000与例如PC、平板PC、数字相机、数字音频播放器、移动电话、操纵台视频游戏硬件或者数字机顶盒的主机连接时，该主机可以通过卡接口31000和控制器32000与半导体存储器件34000交换数据。
图20是示意性示出了包括根据本发明的实施例的存储控制器44000和半导体存储器件45000的电子装置40000的框图。
存储控制器44000和半导体存储器件45000可以分别对应于参考图3至13所描述的存储控制器100和半导体存储器件200。
参考图20，电子装置40000可以包括例如闪速存储器件的半导体存储器件45000、用以控制半导体存储器件45000的数据处理操作的存储控制器44000以及用以控制电子装置40000的总体操作的处理器41000。
此外，电子装置40000的图像传感器42000可以将光信号转换为数字信号，并且经转换的数字信号可以在处理器41000的控制下储存在半导体存储器件45000中。不然，经转换的数字信号可以在处理器41000的控制下通过显示器43000显示。
图21是示意性示出了包括根据本发明的实施例的存储控制器61000和半导体存储器件62000A、62000B以及62000C的电子装置60000的框图。
存储控制器61000和半导体存储器件中62000A、62000B以及62000C的每一个可以分别对应于参考图3至13所描述的存储控制器100和半导体存储器件200。
参考图21，电子装置60000可以通过例如固态驱动器(SSD)的数据储存装置来实施。
电子装置60000可以包括多个半导体存储器件62000A、62000B以及62000C以及控制半导体存储器件62000A、62000B以及62000C中的每一个的数据处理操作的存储控制器61000。
电子装置60000可以通过存储系统或者存储模块来实施。
例如，存储控制器61000可以在电子装置60000外部或者内部来实施。
图22是包括参考图21所描述的电子装置6000的数据处理系统的框图。
参考图21和22，数据储存装置70000可以通过独立磁盘冗余阵列(RAID)系统来实施。数据储存装置70000可以包括RAID控制器71000和多个存储系统72000A至72000N，其中N是自然数。
存储系统72000A至72000N中的每一个可以对应于参考图21所描述的电子装置60000。存储系统72000A至72000N可以形成RAID阵列。数据储存装置70000可以通过SSD来实施。
在编程操作期间，RAID控制器71000可以基于从主机输出的RAID级(level)信息根据从多个RAID级所选择的一个而将从主机输出的编程数据输出至存储系统72000A至72000N中的一个。
在读取操作期间，RAID控制器71000可以基于从主机输出的RAID级信息根据从多个RAID级所选择的一个而将从主机读取的编程数据传送至存储系统72000A至72000N中的一个。
虽然已经关于特定实施例描述了本发明，但对于本领域技术人员明显的是，在不脱离所附权利要求限定的本发明的精神和范围下，可以做出各种改变和变型。
通过以上实施例可以看出，本发明提供以下技术方案。
技术方案1.一种存储控制器的操作方法，包括：
为储存数据生成软决策读取数据，所述储存数据是根据软决策读取电压从半导体存储器件读取的，其中，所述储存数据是通过ECC编码和加扰的顺序操作而被储存在半导体存储器件中的；以及
通过对软决策读取数据的符号位执行解扰操作来生成第一解扰数据。
技术方案2.如技术方案1所述的操作方法，进一步包括：对第一解扰数据执行第一ECC解码操作。
技术方案3.如技术方案2所述的操作方法，其中，第一ECC解码操作是基于双向对称通道根据ECC算法来被执行的。
技术方案4.如技术方案3所述的操作方法，其中，双向对称通道是加性高斯白噪声AWGN通道。
技术方案5.如技术方案3所述的操作方法，其中，第一ECC解码操作是低密度奇偶校验LDPC解码操作。
技术方案6.如技术方案1所述的操作方法，其中，软决策读取数据是对数似然比LLR。
技术方案7.如技术方案1所述的操作方法，其中，在生成软决策读取数据前，操作方法进一步包括：
通过对根据硬决策读取电压从半导体存储器件读取的储存数据执行解扰操作来生成第二解扰数据，其中，解扰操作对应于加扰操作；以及
对第二解扰数据执行第二ECC解码操作。
技术方案8.如技术方案6所述的操作方法，其中，生成软决策读取数据是在第二ECC解码操作失败时被执行的。
技术方案9.一种存储控制器，包括：
软决策读取数据生成单元，适于为储存数据生成软决策读取数据，所述储存数据是根据软决策读取电压从半导体存储器件读取的，其中，所述储存数据是通过ECC编码和加扰的顺序操作而被储存在半导体存储器件中的；以及
解扰单元，适于通过对软决策读取数据的符号位执行解扰操作来生成第一解扰数据。
技术方案10.如技术方案9所述的存储控制器，进一步包括ECC解码单元，所述ECC解码单元适于对第一解扰数据执行第一ECC解码操作。
技术方案11.如技术方案10所述的存储控制器，其中，ECC解码单元基于双向对称通道根据ECC算法来执行第一ECC解码操作。
技术方案12.如技术方案11所述的存储控制器，其中，双向对称通道是加性高斯白噪声AWGN通道。
技术方案13.如技术方案11所述的存储控制器，其中，第一ECC解码操作是低密度奇偶校验LDPC解码操作。
技术方案14.如技术方案9所述的存储控制器，其中，软决策读取数据是对数似然比LLR。
技术方案15.如技术方案9所述的存储控制器，
其中，在软决策读取数据生成单元生成软决策读取数据前，解扰单元进一步通过对根据硬判决读取电压从半导体存储器件读取的储存数据执行解扰操作来生成第二解扰数据，其中解扰操作对应于加扰操作，以及
进一步包括ECC解码单元，适于对第二解扰数据执行第二ECC解码操作。
技术方案16.如技术方案15所述的存储控制器，其中，软决策读取数据生成单元在第二ECC解码单元使第二ECC解码操作失败时生成软决策读取数据。
技术方案17.一种半导体存储系统，包括：
半导体存储器件；以及
控制器，
其中，控制器包括：
软决策读取数据生成单元，适于为储存数据生成软决策读取数据，所述储存数据是根据软决策读取电压从半导体存储器件读取的，其中，所述储存数据是通过ECC编码和加扰的顺序操作而储存在半导体存储器件中的；以及
解扰单元，适于通过对软决策读取数据的符号位执行解扰操作来生成第一解扰数据。
技术方案18.如技术方案17所述的半导体存储系统，其中控制器进一步包括ECC解码单元，所述ECC解码单元适于对第一解扰数据执行第一ECC解码操作。
技术方案19.如技术方案18所述的半导体存储系统，其中，ECC解码单元基于双向对称通道根据ECC算法来执行第一ECC解码操作。
技术方案20.如技术方案17所述的半导体存储系统，其中，软决策读取数据是对数似然比LLR。

Claims (17)

1.一种存储控制器的操作方法，包括：
为储存数据生成软决策读取数据，所述储存数据是根据软决策读取电压从半导体存储器件读取的，其中，所述储存数据是通过ECC编码和加扰的顺序操作而被储存在半导体存储器件中的；以及
通过对软决策读取数据的符号位执行解扰操作来生成第一解扰数据；以及
对第一解扰数据执行第一ECC解码操作。
2.如权利要求1所述的操作方法，其中，第一ECC解码操作是基于双向对称通道根据ECC算法来被执行的。
3.如权利要求2所述的操作方法，其中，双向对称通道是加性高斯白噪声AWGN通道。
4.如权利要求2所述的操作方法，其中，第一ECC解码操作是低密度奇偶校验LDPC解码操作。
5.如权利要求1所述的操作方法，其中，软决策读取数据是对数似然比LLR。
6.如权利要求1所述的操作方法，其中，在生成软决策读取数据前，操作方法进一步包括：
通过对根据硬决策读取电压从半导体存储器件读取的储存数据执行解扰操作来生成第二解扰数据，其中，解扰操作对应于加扰操作；以及
对第二解扰数据执行第二ECC解码操作。
7.如权利要求5所述的操作方法，其中，生成软决策读取数据是在第二ECC解码操作失败时被执行的。
8.一种存储控制器，包括：
软决策读取数据生成单元，适于为储存数据生成软决策读取数据，所述储存数据是根据软决策读取电压从半导体存储器件读取的，其中，所述储存数据是通过ECC编码和加扰的顺序操作而被储存在半导体存储器件中的；
解扰单元，适于通过对软决策读取数据的符号位执行解扰操作来生成第一解扰数据；以及
ECC解码单元，所述ECC解码单元适于对第一解扰数据执行第一ECC解码操作。
9.如权利要求8所述的存储控制器，其中，ECC解码单元基于双向对称通道根据ECC算法来执行第一ECC解码操作。
10.如权利要求9所述的存储控制器，其中，双向对称通道是加性高斯白噪声AWGN通道。
11.如权利要求9所述的存储控制器，其中，第一ECC解码操作是低密度奇偶校验LDPC解码操作。
12.如权利要求8所述的存储控制器，其中，软决策读取数据是对数似然比LLR。
13.如权利要求8所述的存储控制器，
其中，在软决策读取数据生成单元生成软决策读取数据前，解扰单元进一步通过对根据硬决策读取电压从半导体存储器件读取的储存数据执行解扰操作来生成第二解扰数据，其中解扰操作对应于加扰操作，以及
进一步包括ECC解码单元，适于对第二解扰数据执行第二ECC解码操作。
14.如权利要求13所述的存储控制器，其中，软决策读取数据生成单元在所述ECC解码单元使第二ECC解码操作失败时生成软决策读取数据。
15.一种半导体存储系统，包括：
半导体存储器件；以及
控制器，
其中，控制器包括：
软决策读取数据生成单元，适于为储存数据生成软决策读取数据，所述储存数据是根据软决策读取电压从半导体存储器件读取的，其中，所述储存数据是通过ECC编码和加扰的顺序操作而储存在半导体存储器件中的；
解扰单元，适于通过对软决策读取数据的符号位执行解扰操作来生成第一解扰数据；以及
ECC解码单元，所述ECC解码单元适于对第一解扰数据执行第一ECC解码操作。
16.如权利要求15所述的半导体存储系统，其中，ECC解码单元基于双向对称通道根据ECC算法来执行第一ECC解码操作。
17.如权利要求15所述的半导体存储系统，其中，软决策读取数据是对数似然比LLR。
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