CN106024787B - 半导体装置及其制造方法 - Google Patents

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Abstract

公开了半导体装置及其制造方法。一种半导体结构包括用于finFET鳍的替代带，该替代带提供存储电容器与鳍之间的连通。存储电容器位于在衬底中形成的深沟槽中，并且鳍被形成在衬底的表面上。替代带允许鳍电连接到存储电容器，并且与存储电容器和鳍直接物理连通。可以通过去除牺牲带并且合并从鳍外延生长的材料和从电容器外延生长的材料来形成替代带。相对于从电容器生长的外延生长材料，以更慢速度生长从鳍生长的外延生长材料。通过在替代带形成之前去除牺牲带，限制了可能导致相邻电容器之间短路的外延过生长。

Description

半导体装置及其制造方法
技术领域
本发明的实施例一般涉及半导体装置和半导体装置制造方法。更特别地，实施例涉及包括深沟槽且减轻沟槽到沟槽的短路的半导体存储器结构(例如，eDRAM等)。
背景技术
互补金属氧化物半导体(CMOS)装置使用布置在硅或绝缘体上硅(SOI)衬底上的对称取向的p型和n型金属氧化物半导体场效应晶体管(MOSFET)对。与MOSFET关联的源极区和漏极区由沟道连接。布置在沟道上方的栅极控制源极区和漏极区之间的电流流动。源极区、沟道和漏极区可以由鳍限定，该鳍提供了多于一个表面，栅极通过该多于一个表面控制电流流动，由此使得MOSFET为“finFET”器件。
动态随机访问存储器(DRAM)采用如下的存储单元，该存储单元具有finFET(或其它类型的晶体管)和串联布置的存储电容器。嵌入式DRAM(eDRAM)将这些存储单元嵌入包含微处理器的相同的半导体材料中，这允许在集成电路(IC)芯片中更宽的总线和更快的工作速度(与DRAM相比)。包括finFET和存储电容器的这些嵌入式存储单元中有许多能够被布置在单个芯片上或单个封装体内以便限定阵列。
发明内容
在本发明的一个实施例中，一种制造半导体装置的方法包括：在半导体衬底上形成鳍层；在鳍层内和衬底内形成深沟槽；在深沟槽内形成电容器；在深沟槽内的电容器上形成牺牲带材料；通过去除鳍层的部分形成鳍；通过去除牺牲带材料的部分形成牺牲带，所述牺牲带接触鳍并且接触电容器；去除牺牲带；以及通过合并从鳍外延生长的材料和从电容器外延生长的材料，形成替代带。
在另一个实施例中，一种半导体装置包括：在衬底上的finFET鳍；在衬底内的深沟槽；在深沟槽内的电容器；以及与鳍和电容器接触的替代带。
在另一个实施例中，一种eDRAM半导体装置制造方法包括：在半导体衬底上形成鳍层；在鳍层内和衬底内形成多个深沟槽；在多个深沟槽内形成多个电容器；在多个电容器上形成牺牲带材料；通过去除鳍层的部分形成多个鳍；通过去除牺牲带材料的部分形成多个牺牲带，每个牺牲带各自地接触鳍和接触电容器；在衬底上和多个鳍上形成多个栅极；去除多个牺牲带，以及通过合并从多个鳍和从多个电容器外延生长的材料而形成替代带，其中从多个电容器中的每个电容器的上表面外延生长材料，并且其中多个电容器中的每个电容器的上表面比多个鳍的外延生长的晶种表面低。
参考以下描述、所附权利要求和附图，这些和其它实施例、特征、方面和优点将变得更好理解。
附图说明
为了实现且能够详细理解本发明的上述特征，可以参考所附附图中示出的其实施例进行上面简要概述的本发明的更具体的描述。
然而，要注意所附附图仅示出本发明的典型实施例，因此不被认为限制本发明的范围，这是因为本发明可以有其它同等有效的实施例。
图1A描绘根据本发明各个实施例的半导体装置制造的中间阶段处的半导体结构的截面图且图1B描绘其顶视图。
图2-图4描绘根据本发明各个实施例的半导体装置制造的中间阶段处的半导体结构的截面图。
图5A描绘根据本发明各个实施例的半导体装置制造的中间阶段处的半导体结构的截面图且图5B描绘其顶视图。
图6A描绘根据本发明各个实施例的半导体装置制造的中间阶段处的半导体结构的截面图且图6B描绘其顶视图。
图7A描绘根据本发明各个实施例的半导体装置制造的中间阶段处的半导体结构的截面图且图7B描绘其顶视图。
图8A描绘根据本发明各个实施例的半导体装置制造的中间阶段处的半导体结构的截面图且图8B描绘其顶视图。
图9A描绘根据本发明各个实施例的半导体装置制造的中间阶段处的半导体结构的截面图且图9B描绘其顶视图。
图10描绘根据本发明各个实施例的半导体装置制造方法。
图11描绘根据本发明各个实施例的半导体设计、制造和/或测试中使用的设计过程的流程图。
附图不一定按比例绘制。附图仅仅是示意图，不意图描绘本发明的具体参数。附图仅意图描绘本发明的示例性实施例。在附图中，相同的编号表示相同的元件。
具体实施方式
在此公开所要求保护的结构和方法的详细实施例；然而，可以理解所公开的实施例仅仅例示可以以各种形式具体实现的所要求保护的结构和方法。提供这些示例性实施例以使得本公开会是彻底且完整的，并且将充分地向本领域技术人员传达本发明的范围。在描述中，公知的特征和技术的细节可以被省略以避免不必要地使本实施例复杂难懂。
参考其中相同的部件由相同的数字标记的附图，示出根据本发明实施例的形成半导体结构100的示例性的制造步骤，并且现在将在下面更详细地描述。应当注意，附图可以描绘结构100的沿着鳍中心平面AA的截面图。此外，应当注意，虽然本说明书可能以单数形式提及结构100的一些部件，但是多于一个部件可以被包括在半导体装置内。在附图中描绘的具体部件和截面取向被选择为最好地示出在此描述的各种实施例。
图1A和图1B描绘了半导体结构100，该半导体结构100包括用于finFET的eDRAM带150连接结构，该连接结构提供存储电容器50与finFET的鳍80的第一端之间的连通。存储电容器50位于在衬底15中形成的深沟槽中，并且鳍80被形成在衬底的表面上。如本领域技术人员已知的，深沟槽是从沟槽的上边缘到沟槽的底部的深度为约5微米(μm)或更大的沟槽。
eDRAM带150允许鳍80电连接到深沟槽中的存储电容器50。带150与存储电容器50和鳍80的侧壁直接物理连通，并且可以通过去除牺牲带暴露电容器50并且从一个或更多个鳍80晶种表面外延生长材料130和从一个或更多个电容器50晶种表面外延生长材料130来形成带150。从鳍80表面生长的外延生长材料130与从电容器50生长的外延生长材料130合并，并且形成带150。通过在带150形成之前去除牺牲带，限制了可能导致相邻沟槽之间短路的外延过生长。
存储电容器50被布置在深沟槽中，该深沟槽被形成于掩埋氧化层13中以及衬底15的任何下层体衬底11材料中。鳍80在衬底15的上表面处由SOI材料形成。存储电容器50与鳍80之间的连通通过带150实现。
图2描绘根据本发明各个实施例的半导体装置制造的中间阶段处的半导体结构100的沿着平面AA的截面图。在这个制造阶段，结构100可以包括半导体衬底15、鳍层20、掩模30、沟槽40、电容器50和/或间隔件60。
衬底15例如可以是分层的衬底，诸如绝缘体上硅(SOI)、绝缘体上SiGe(SGOI)或绝缘体上III-V的衬底。衬底15可以包括体衬底11和形成在体衬底11之上的掩埋电介质层13。毯状(blanket)鳍层20可以被形成在掩埋电介质层13之上。掩埋电介质层13可以将鳍层20与体衬底11电隔离。
体衬底11可以由若干已知半导体材料中的任何一种制成，该半导体材料诸如为例如硅、锗、硅-锗合金、硅碳化物、硅-锗碳化物合金或其它类似的半导体材料。化合物半导体材料的非限制性示例包括砷化镓、砷化铟和磷化铟。典型地，体衬底11可以为但不限于约几百微米厚。在一个实施例中，体衬底11可以具有从0.5mm到约1.5mm的范围的厚度。
掩埋电介质层13可以包括若干电介质材料中的任何一种，该电介质材料例如为硅的氧化物、氮化物和氧氮化物。掩埋电介质层13还可以包括除硅以外的元素的氧化物、氮化物和氧氮化物。另外，掩埋电介质层13可以包括结晶的或非结晶的电介质材料。此外，掩埋电介质层13可以通过使用若干已知方法中的任何一种形成，该方法例如为热或等离子体氧化或氮化方法、化学气相沉积方法和物理气相沉积方法。掩埋电介质层13可以具有范围从约5nm到约250nm的厚度。在一个实施例中，掩埋电介质层可以具有范围从约120nm到约200nm的厚度。
毯状鳍层20可以包括体衬底11中包括的若干半导体材料中的任何一种。通常，体衬底11和鳍层20可以包括在化学成分、掺杂剂浓度和晶向方面相同或者不同的半导体材料。体衬底11和鳍层20可以包括不同晶向的半导体材料。鳍层的材料可以包括硅、具有变化的锗量的硅-锗合金、III-V化合物半导体等。用于形成鳍层20的方法在本领域中是公知的。非限制性示例包括SIMOX(通过注入氧分离)、晶片接合、(外延层转移)、化学气相沉积(CVD)、原子层沉积(ALD)等。本领域技术人员可以理解，可以从鳍20层刻蚀出多个鳍80。因为可以从鳍层20中刻蚀出鳍80，所以鳍80可以包括上面对于鳍层20列出的特征中的任何一个。典型地，鳍层20可以包括范围从约5nm到约100nm的厚度。在一个实施例中，鳍层20可以具有范围从约25nm到约30nm的厚度。
掩模层30可以是毯状层或者多层材料，其可以被图案化以便限定深沟槽40。当掩模层30为多层时，它可以包括沉积在鳍层20上的衬垫氧化物层和沉积在衬垫氧化物层上的衬垫氮化物层。衬垫氧化物层和衬垫氮化物层的组合能够相对于彼此选择性地被刻蚀，并且当被图案化(例如使用未示出的抗蚀剂层来被图案化，该抗蚀剂层能够被选择性地暴露于能量，获得有差别的可溶性，从而形成图案)时，能够提供用于刻蚀鳍层20、掩埋电介质层13和体衬底11的硬掩模。这个刻蚀处理应该是基本上各向异性的(已知许多合适的处理用于各向异性刻蚀)以便形成开口或者深沟槽40，而不显著地刻蚀层20和13的可能暴露的端部。在特定实施例中，为了进一步增大深沟槽40的内部的面积，可以在深沟槽40内执行各向同性刻蚀(已知许多合适的处理用于各向同性刻蚀)。以这种方式增大深沟槽40的处理还可以被称为制瓶(bottling)，因为它可以形成直径比沟槽40的开口处的直径大的瓶子状形状。尽管沟槽40被描绘为具有多个侧壁41的多边形的形状，但是沟槽40也可以是具有一个侧壁41的圆形形状等。
深沟槽40可以被填充有形成电容器50的导电多晶硅。多晶硅填充的沟槽40可以被形成到其中电容器50的上表面51与掩埋电介质层13的上表面14共面的高度。可替代地，多晶硅填充的沟槽40可以被形成到其中电容器50的上表面51低于掩埋电介质层13的上表面14的高度。可以在形成电容器50之前可选地完成额外的沟槽处理步骤。例如，沟槽40可以在沟槽40的一个或更多个侧壁41上被衬有各向同性地沉积的高介电常数层(未示出)和导电金属或者金属氮化物层(未示出)。
内部间隔件60可以被沉积在电容器50的周边(perimeter)上和沟槽40的一个或更多个侧壁41上。内部间隔件60被形成为使得电容器50的内部暴露。间隔件材料可以包括硅氮化物(SiN)、硅-硼-碳-氮化物(SiBCN)、硅-氧化物-碳-氮化物(SiOCN)以及硅氧碳化物(SiOC)。间隔件60可以被用来限制材料从电容器50的上表面51的外延生长。换句话说，间隔件60可以被用来覆盖沟槽40内的掩埋电介质层13的侧壁以便防止从这种掩埋电介质层13的表面外延生长。间隔件60的上表面61可以与掩埋电介质层13的上表面14共面。因此，在其中多晶硅填充的沟槽40可以被形成到电容器50的上表面51低于掩埋电介质层13的上表面14的高度的那些实施例中，可以利用间隔件60。可替代地，间隔件60的上表面61可以在掩埋电介质层13的上表面14上方。
图3描绘根据本发明各个实施例的半导体装置制造的中间阶段处的半导体结构100的沿着平面AA的截面图。在这个制造阶段，牺牲带材料70被沉积在沟槽40内。例如，牺牲带材料70可以被沉积在电容器50的上表面51上以及沟槽40的侧壁41上。牺牲带材料70建立到电容器50和到鳍层20的连接。牺牲带材料70可以在后续的制造处理中被去除，因此可以是可以允许相对于其它结构100材料选择性去除的材料。例如，牺牲带材料70可以是硅锗(SiGe)、掺杂的SiGe等。牺牲带材料70可以被形成到使得上表面71与鳍层20的上表面21共面的厚度。可替代地，牺牲带材料70可以被形成到使得上表面71低于鳍层20的上表面21的厚度。
图4描绘根据本发明各个实施例的半导体装置制造的中间阶段处的半导体结构100的沿着平面AA的截面图。在这个制造阶段，掩模层30被去除。可以通过使用选择性的刻蚀处理或者任何其它已知或稍后开发的方法去除掩模层30。可以使用在掩模层30与鳍层30材料/牺牲带材料70之间具有选择性的湿法刻蚀。氢氟酸(HF)、缓冲氢氟酸(BHF)或其它材料或材料组合可以被用来去除掩模层30。也可以使用干法刻蚀处理(诸如RIE)。
图5A描绘根据本发明各个实施例的半导体装置制造的中间阶段处的半导体结构100的沿着平面AA的截面图，并且图5B描绘其顶视图。在这个制造阶段，形成鳍80和牺牲带70’。鳍80可以通过减法(subtractive)刻蚀处理来形成。这种处理可以利用掩模(未示出)来保护在期望的鳍占地区域(footprint)内的结构100的掩蔽部分免受用来去除期望的鳍占地区域外的结构100的未掩蔽部分的刻蚀剂影响。可以使用诸如但不限于材料沉积或形成、光刻、成像、刻蚀和清洁的处理步骤形成掩模。例如，软掩模或硬掩模可以被形成覆在所保护部分上以用作掩模，而未掩蔽材料通过刻蚀剂去除。可以选择一种或更多种刻蚀剂来选择性地去除鳍层20的材料，停止在掩埋电介质层13处，并且去除牺牲带材料70的一部分，停止在电容器50的间隔件60处。保留的鳍层20材料形成鳍80并且保留的牺牲带材料70形成牺牲带70’。可以使用多个刻蚀阶段来初始形成鳍80并且随后形成牺牲带70’，或反之亦然。牺牲带70’是用于finFET的暂时连接结构，其提供接合部76处的电容器50与接合部74处的鳍80的第一端之间的直接接触，该牺牲带70’可以在后续的制造阶段中被牺牲或去除。鳍80的第一端包括与牺牲带70’的侧壁72共面的侧壁82。
图6A描绘根据本发明各个实施例的半导体装置制造的中间阶段处的半导体结构100的沿着平面AA的截面图，并且图6B描绘其顶视图。在这个制造阶段，形成栅极90。
栅极90可以被形成在衬底15上以及鳍80上。栅极电介质层92可以被沉积在与鳍80正交的掩埋电介质层13的上表面上以及在包围鳍80的沟道区的鳍80上。导电栅极材料94(诸如多晶硅、金属等)可以被沉积在栅极电介质层92上。栅极帽(cap)98可以被形成在栅极材料94上。可以使用先栅极流程或者其中用具有高k电介质和栅极帽的金属栅极替代伪多晶硅栅的工业标准替代栅极流程来形成栅极。
栅极电介质层92可以是例如硅氧化物、硅氧氮化物和高k材料，诸如二氧化铪、氧化铝等。在一个实施例中，栅极电介质层92可以通过利用CVD、原子层沉积(ALD)等沉积硅氧化物来形成。栅极电介质层92可以具有范围从约1nm到约10nm的厚度，虽然已考虑了小于1nm和大于10nm的厚度。在一个实施例中，栅极电介质层102可以是约5nm厚。栅极材料94可以通过在栅极电介质层92上沉积导电材料来形成。在各个实施例中，栅极材料94可以是多晶硅、金属等。在特定实施例中，栅极材料94可以是通过例如等离子体增强化学气相沉积(PECVD)沉积的多晶硅。栅极材料94的厚度可以从10nm到500nm，虽然已考虑更小厚度和更大厚度。
在实施例中，可以使用减法刻蚀处理形成栅极90。例如，光刻步骤可以涉及施加光致抗蚀剂，将光致抗蚀剂曝光到辐射的图案，并且利用抗蚀剂显影剂对图案进行显影。继光刻步骤之后，诸如反应离子刻蚀(RIE)之类的刻蚀处理可以被用于转印图案。在特定实施例中，多晶、氮化物、金属或其它栅极帽98可以被形成在栅极90上。在特定实施例中这个帽98可以被沉积作为掩蔽层并且用作与栅极90的形成关联的刻蚀掩模(例如硬掩模等)。通过使用帽98作为掩模，刻蚀剂可以被用来去除在栅极90的占地区域外的栅极材料94和栅极电介质92的未保护的部分，由此限定栅极90。在光刻和刻蚀处理之后，栅极叠层可以被形成为例如包括栅极电介质层92的保留部分、栅极电介质层92上的栅极材料94的保留部分以及栅极材料部分94上的帽98的保留部分。
结构100可以采取eDRAM finFET的形式。第一eDRAM finFET与鳍80-A、栅极90-A和电容器50-A关联。在栅极90-A下面的鳍80-A的部分可以是第一finFET的沟道区，而从栅极90-A的任一边延伸的鳍80-A的部分可以分别是第一finFET的源极区和漏极区。同样地，第二eDRAM finFET与鳍80-B、栅极90-B和电容器50-B关联。在栅极90-B下面的鳍80-B的部分可以是第二finFET的沟道区，而从栅极90-B的任一边延伸的鳍80-B的部分可以分别是第二finFET的源极区和漏极区。在特定实施例中，栅极90可以是与其中在后续的制造步骤中去除和替换栅极90的部分的后栅极制造处理关联的牺牲栅极。在其它实施例中，栅极90是与先栅极制造处理关联的栅极。
图7A描绘根据本发明各个实施例的半导体装置制造的中间阶段处的半导体结构100的沿着平面AA的截面图，并且图7B描绘其顶视图。在这个制造阶段，形成栅极间隔件120。
栅极间隔件120可以是电介质材料，诸如硅氧化物、硅氮化物、硅氧氮化物等。可以通过沉积间隔件材料并且后续刻蚀以去除除栅极叠层的侧壁外的间隔件材料来形成栅极间隔件120。栅极间隔件120的宽度可以从3nm到120nm，并且典型地从20nm到60nm，虽然已考虑更小宽度和更大宽度。在特定实施例中，间隔件120是牺牲结构，其被形成以充当用于在后续的制造步骤中形成的替代间隔件的占位者(place holder)。在其它实施例中，维持间隔件120。一般，在不偏离在此所要求保护的那些实施例的精神的情况下，可以通过除上述以外的其它已知或另外的技术来形成栅极间隔件120。
继形成间隔件120之后，牺牲带70’可以将鳍80物理地连接到在深沟槽中的存储电容器50，并且接触不用的(inactive)栅极的间隔件120。例如，与第一finFET相关联地，带70’-A与鳍80-A的侧壁、存储电容器50-A和第二finFET的间隔件120-B直接物理接触。带70’-A可以与间隔件120-B的外表面齐平或者它可以塞进间隔件120-B中。在其它实施例中，牺牲带70’不必物理地接触不用的栅极的间隔件120。例如，与第二finFET相关联地，带70’-B与存储电容器50-B和鳍80-B的侧壁进行直接物理接触，而不物理地接触第一finFET的间隔件120-A。
图8A描绘根据本发明各个实施例的半导体装置制造的中间阶段处的半导体结构100的沿着平面AA的截面图，并且图8B描绘其顶视图。在这个制造阶段，去除牺牲带70’。
可以使用任何合适的刻蚀技术(诸如干法刻蚀、湿法刻蚀或者两者的组合)来去除牺牲带70’。例如，可以使用利用刻蚀剂(诸如盐酸等)去除牺牲带70’。在特定实现方式中，刻蚀技术可以要求形成刻蚀掩模，该刻蚀掩模耐刻蚀以保护半导体装置10的部分。继形成刻蚀掩模之后，可以通过刻蚀剂去除牺牲带70’。继去除牺牲带70’之后，可以去除刻蚀掩模。去除牺牲带70’可以对于例如电介质层13、鳍80、间隔件60、电容器50、栅极帽98和/或栅极间隔件120等的材料是有选择性的。换句话说，可以选择刻蚀剂以选择性地去除牺牲带70’的材料而保留例如电介质层13、鳍80、间隔件60、电容器50、栅极帽98和/或栅极间隔件120等的材料。在特定实施例中，牺牲带70’可以在与材料130的外延生长关联的外延预清洁处理期间被去除。
图9A描绘根据本发明各个实施例的半导体装置制造的中间阶段处的半导体结构100的沿着平面AA的截面图，并且图9B描绘其顶视图。在这个制造阶段，通过从鳍80和电容器50外延生长材料130来形成带150。
外延生长、生长、沉积、形成等意指半导体材料在半导体材料的沉积表面上的生长，其中生长的半导体材料具有与沉积表面的半导体材料相同的结晶特征。在外延生长处理中，由源气体提供的化学反应物被控制并且系统参数被设定为使得沉积原子带有足够能量到达半导体衬底的沉积表面处以便在表面上到处移动并且使它们适应沉积表面的原子的晶体布置。因此，外延半导体材料具有与其上形成外延半导体材料的沉积表面相同的结晶特征。例如，沉积在<100>晶格位置上的外延半导体材料将呈现<100>取向。
适合于在本申请的外延半导体材料形成中使用的各种外延生长处理设备的示例包括例如快速热化学气相沉积(RTCVD)、低能量等离子体沉积(LEPD)、超高真空化学气相沉积(UHVCVD)、大气压化学气相沉积(APCVD)和分子束外延(MBE)。用于形成外延半导体材料的外延沉积处理的温度范围典型地为从550℃到900℃。
相对于从非晶半导体材料外延生长的情况，外延成长的材料130典型地以更快的速度以更高的压强和温度从多晶硅生长。因此，在实施例中，在区域132中从电容器50外延生长材料130发生的速度比在区域131中从鳍80外延生长材料130的速度更快，导致区域132中的外延成长材料130比区域131中的外延生长材料130更厚或更多。在外延材料130生长期间，从鳍80生长的外延材料130与从电容器50生长的外延材料130合并。结果，通过合并的从鳍80生长和从电容器150生长的外延生长材料130来形成带150。
带150允许鳍80电连接到存储电容器50。带150经由从鳍80的端部侧壁生长的外延生长材料130而与鳍80直接物理连通，并且经由从电容器50的上表面51生长的外延生长材料130而与电容器50直接物理连通。从鳍80的端部侧壁生长的外延生长材料130和从电容器50的上表面51生长的外延生长材料130之间的直接物理和电连通是通过各个外延生长材料130的合并而提供的。
鳍80的材料和电容器50的材料可以用作用于材料130的外延生长的晶种表面。外延生长可以以选择性的方式执行，意指外延生长可以仅发生在暴露的半导体表面之上，例如，从鳍80的暴露的周边和从电容器50的暴露的上表面51进行，而结构100的其它表面保持基本上没有外延材料130。示例性的外延生长材料130的非限制性列表为：硅锗合金(SiGe)、硅(Si)、原位掺杂的SiGe或者Si等，具体材料130取决于下层的晶种材料。
为了清楚起见，可以进一步从鳍80的侧壁82生长外延生长材料130，由此在鳍80上形成菱形的外延材料130，如本领域中已知的。为了最好地示出从电容器50的材料130的外延生长，在例如图9B中未示出这种菱形的外延生长材料130。
通过在生长外延材料130之前去除牺牲带70’，可以形成带150并且限制了可能导致相邻电容器50(即，电容器50-A和电容器50-B等)之间的短路的外延过生长。换句话说，在相对较低的晶种表面51处开始从电容器50外延生长材料130，允许适当的时间来从鳍80适当地形成外延材料130，同时也使可能物理接触且由此使相邻电容器50短路的外延材料130过生长的可能性最小化。
尽管示出为制造的最后阶段，但是结构100可以经受在另外的前段制程、中段制程或者后段制程的制造步骤中的可以增加或去除材料等的另外的制造步骤，从而形成半导体装置，诸如eDRAM装置等。
图10描绘根据本发明各个实施例的用于制造利用eDRAM的半导体装置的示例性的处理流程方法200。方法200从块202开始并且接着在半导体衬底上形成鳍层(块204)。例如，鳍层22(也被称为绝缘体上硅(SOI)层)可以被沉积在衬底15上。更具体地，鳍层22可以被沉积在衬底15的掩埋电介质层13上。
方法200可以继续以在鳍层内和衬底内形成深沟槽(块206)。例如，掩模层30可以被形成在鳍层22上并且被图案化以限定深沟槽40的占地区域。减法刻蚀处理去除鳍层22和衬底15的部分以形成开口或者深沟槽40。
方法200可以继续以在深沟槽内形成电容器(块208)。例如，深沟槽40可以被填充有形成电容器50的导电多晶硅。多晶硅填充的沟槽40可以被形成到其中电容器50的上表面51与掩埋电介质层13的上表面14共面的高度，或者可以被形成到其中电容器50的上表面51低于掩埋电介质层13的上表面14的高度。
方法200可以继续以在深沟槽内的电容器上形成牺牲带材料(块210)。例如，牺牲带材料70可以被沉积在沟槽40内的电容器50的上表面51上。牺牲带材料70建立到电容器50和到鳍层20的连接。牺牲带材料70可以在后续的制造处理中被去除，因此可以是可以允许相对于其它结构100材料选择性去除的材料。牺牲带材料70可以被形成到使得上表面71与鳍层20的上表面21共面的厚度。可替代地，牺牲带材料70可以被形成到使得上表面71低于鳍层20的上表面21的厚度。在一些实施例中，可以在电容器50上形成牺牲带材料70之前在电容器50的周边附近的电容器50上和在沟槽40的侧壁41上形成间隔件60。
方法200可以继续以通过分别去除鳍层的部分和牺牲带材料70的部分来形成finFET鳍和牺牲带，牺牲带与鳍对齐(块212)。例如，可以通过利用掩模来保护在期望的鳍占地区域内的结构100的掩蔽部分免受用来去除期望的鳍占地区域外的结构100的未掩蔽部分的刻蚀剂影响，来形成鳍80。可以使用诸如但不限于材料沉积或形成、光刻、成像、刻蚀和清洁的处理步骤形成掩模。例如，软掩模或硬掩模可以被形成覆在所保护部分上以用作掩模，而未掩蔽材料通过刻蚀剂去除。可以选择一种或更多种刻蚀剂来选择性地去除鳍层20的材料，停止在掩埋电介质层13处，并且去除牺牲带材料70的一部分，停止在电容器50处。保留的鳍层20材料形成鳍80并且保留的牺牲带材料70形成牺牲带70’。可以使用多个刻蚀阶段来初始形成鳍80并且随后形成牺牲带70’，或反之亦然。鳍80和牺牲带70’对齐，因为鳍80的侧壁82与牺牲带70’的侧壁72共面。
方法200可以继续以在衬底上和鳍上形成栅极(块214)。例如，可以例如在衬底上形成栅极电介质层92、在栅极电介质层92上形成栅极材料94层和在栅极材料94层上形成栅极帽层98之后使用减法刻蚀处理来形成栅极90。在特定实施例中，栅极帽98可以被用作与栅极90的形成关联的刻蚀掩模(例如硬掩模等)。通过使用帽98作为掩模，刻蚀剂可以被用来去除在栅极90的占地区域外的栅极材料94和栅极电介质92的未保护的部分，由此限定栅极90。鳍80和栅极90可以采取finFET的形式，使得在栅极90下面的鳍80的一部分可以是finFET的沟道区并且从栅极90的任一边延伸的鳍80的部分可以是finFET的源极区和漏极区。
方法200可以继续以去除牺牲带暴露电容器的上表面(块216)。例如，可以使用任何合适的刻蚀技术(诸如干法刻蚀、湿法刻蚀或者两者的组合)来去除牺牲栅极70’。例如，可以使用利用刻蚀剂(诸如盐酸等)去除牺牲带70’。在特定实现方式中，刻蚀技术可以要求形成耐刻蚀的刻蚀掩模以保护半导体装置10的部分。继形成刻蚀掩模之后，可以通过刻蚀剂去除牺牲带70’。
方法200可以继续以通过合并分别从鳍侧壁生长和从电容器生长的外延生长材料来形成替代带，替代带物理地接触鳍80和电容器50(块218)。例如，外延生长材料130从鳍80的侧壁82和上表面81生长并且从电容器50的上表面51生长。外延生长材料130从电容器50生长相对于从鳍80生长更快，导致电容器50上方的外延生长材料130比鳍80上方的外延生长材料130更厚或更多。在外延材料130生长期间，从鳍80生长的外延材料130与从电容器50生长的外延材料130合并。结果，带150通过合并的从鳍80生长和从电容器150生长的外延生长材料130来形成。在相对较低的晶种表面51处开始从电容器50外延生长材料130，允许适当的时间来从鳍80适当地形成外延材料130，同时也使可能物理接触且由此使相邻电容器50短路的外延材料130过生长的可能性最小化。方法200在块220处结束。
现在参考图11，示出了例如在半导体集成电路(IC)逻辑设计、仿真、测试、布局和/或制造中使用的示例性的设计流程300的框图。设计流程300包括用于处理设计结构或装置以便产生上面描述且示出在图1A-图9B中的结构和/或装置的逻辑上或者功能上等效的表示的处理、机器和/或机构。
由设计流程300处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程(例如设计、制造或仿真电路、组件、器件或系统)的任何机器。例如，机器可以包括：用于产生掩模的光刻机、机器和/或设备(例如电子束直写仪)、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器(例如，用于对可编程门阵列进行编程的机器)。
设计流程300可随被设计的表示类型而不同。例如，用于构建专用IC(ASIC)的设计流程300可能不同于用于设计标准组件的设计流程300，或不同于用于将设计实例化到可编程阵列(例如，由Inc.或Inc.提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA))中的设计流程300。
图11示出了多个此类设计结构，其中包括优选地由设计过程310处理的输入设计结构320。设计结构320可以是由设计过程310生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构320还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程310处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计(ECAD)生成设计结构320。
当编码在机器可读数据传输、门阵列或存储介质上时，设计结构320可以由设计过程310内的一个或更多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图1A-图9B中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构320可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言(HDL)设计实体或遵循和/或兼容低级HDL设计语言(例如Verilog和VHDL)和/或高级设计语言(例如C或C++)的其他数据结构。
设计过程310优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图1A-图9B中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构(例如设计结构320)的网表380。网表380例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表380可以使用迭代过程合成，其中网表380被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表380可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。
设计过程310可以包括用于处理包括网表380在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件330内并包括一组常用元件、电路和器件，其中包括给定制造技术(例如，不同的技术节点，14、32纳米、45纳米、90纳米等)的模型、布图和符号表示。所述数据结构类型还可包括设计规范340、特征数据350、检验数据360、设计规则370和测试数据文件385，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程310还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。
机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程310中使用的可能机械设计工具和应用的范围。设计过程310还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。
设计过程310采用和结合逻辑和物理设计工具(例如HDL编译器)以及仿真建模工具以便与任何其他机械设计或数据(如果适用)一起处理设计结构320连同示出的部分或全部支持数据结构，从而生成第二设计结构390。设计结构390以用于机械设备和结构的数据交换的数据格式(例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式)驻留在存储介质或可编程门阵列上。
类似于设计结构320，设计结构390优选地包括一个或更多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图1A-图9B中示出的本发明的一个或更多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构390可以包括在功能上仿真图1A-图9B中示出的器件的编译后的可执行HDL仿真模型。
设计结构390还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式(例如以GDSII(GDS2)、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息)。设计结构390可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图1A-图9B中示出的器件或结构所需的任何其他数据。设计结构390然后可以继续到阶段395，例如，在阶段395，设计结构390：继续到流片(tape-out)，被发布到制造公司、被发布到掩模室(mask house)、被发送到其他设计室，被发回给客户等。
附图和本说明书描绘了且描述了本发明的实施例及其特征和部件。本领域技术人员将明白本说明书中使用的任何具体的术语仅仅是为了方便起见，并且因此本发明不应该受这种术语识别和/或暗示的具体处理限制。因此，期望的是在此描述的实施例在所有方面都被认为是示例性的，而非限制性的，并且参考用于确定本发明的范围的所附权利要求。
除非另有描述或者除了在此描述的之外，“沉积”、“被沉积”等可以包括适合于沉积材料的任何现在已知或者稍后开发的技术，包括但不限于：CVD、LPCVD、PECVD、半大气压CVD(SACVD)、高密度等离子体CVD(HDPCVD)、快速热CVD(RTCVD)、超高真空CVD(UHVCVD)、有限反应处理CVD(LRPCVD)、金属有机CVD(MOCVD)、溅射沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化、热氮化、旋涂方法、物理气相沉积(PVD)、原子层沉积(ALD)、化学的氧化、分子束外延(MBE)、镀敷或者蒸发。任何提及“多晶”或者“多晶硅”之处应该被理解为指的是多晶硅。
在此通过示例的方式而不是通过限制的方式，提及诸如“垂直”、“水平”等的术语以建立参照系。在此使用的术语“水平”被定义为与衬底15的表面或者常规的平面平行的平面，而不管半导体衬底15的实际空间取向。术语“垂直”指的是与如刚才定义的水平垂直的方向。诸如“上”、“上方”、“下”、“侧”(如在“侧壁”中的)、“较高”、“较低”、“之上”、“之下”和“下方”之类的术语是相对于水平面限定的。应当理解可以采用各种其它参照系来描述本发明而不脱离本发明的精神和范围。

Claims (17)

1.一种制造半导体装置的方法，包括：
在半导体衬底上形成鳍层；
在鳍层内和衬底内形成深沟槽；
在深沟槽内形成电容器；
在深沟槽内的电容器上形成牺牲带材料；
通过去除鳍层的部分形成鳍；
通过去除牺牲带材料的部分形成牺牲带，所述牺牲带接触鳍并且接触电容器；
去除牺牲带；以及
通过合并从鳍外延生长的材料和从电容器外延生长的材料，形成替代带。
2.根据权利要求1所述的制造半导体装置的方法，还包括：
在电容器的周边上和深沟槽的侧壁上形成内部间隔件。
3.根据权利要求1所述的制造半导体装置的方法，其中电容器是形成在深沟槽内的多晶硅材料。
4.根据权利要求1所述的制造半导体装置的方法，其中牺牲带材料是多晶硅锗。
5.根据权利要求1所述的制造半导体装置的方法，其中牺牲带的上表面和侧壁分别与鳍的上表面和侧壁共面。
6.根据权利要求1所述的制造半导体装置的方法，还包括：
在衬底上和鳍上形成栅极。
7.根据权利要求6所述的制造半导体装置的方法，还包括：
在栅极的侧壁上形成栅极间隔件。
8.根据权利要求1所述的制造半导体装置的方法，其中形成替代带还包括：
从鳍的侧壁和鳍的上表面外延生长材料，以及
从电容器的上表面外延生长材料。
9.根据权利要求8所述的制造半导体装置的方法，其中相对于从鳍的侧壁和鳍的上表面生长的外延材料以更快速度形成从电容器的上表面生长的外延材料。
10.根据权利要求1所述的制造半导体装置的方法，其中电容器的上表面低于衬底的上表面。
11.根据权利要求1所述的制造半导体装置的方法，其中牺牲带的上表面与鳍层的上表面共面。
12.根据权利要求2所述的制造半导体装置的方法，其中内部间隔件覆盖深沟槽内的衬底以便限制从电容器和从鳍的材料的外延生长。
13.根据权利要求8所述的制造半导体装置的方法，其中从电容器的上表面外延生长的材料比从鳍的上表面外延生长的材料厚。
14.一种半导体装置，包括：
在衬底上的finFET鳍；
在衬底内的深沟槽，所述深沟槽暴露出finFET鳍的一端；
在深沟槽内的电容器，其中电容器上表面低于衬底的上表面；以及
与鳍和电容器电接触的替代带，该替代带包括合并的外延部分，包括：从finFET鳍上表面生长的第一外延部分，从finFET鳍的侧壁生长的第二外延部分，以及从电容器上表面生长的第三外延部分；
其中从电容器的上表面生长的第三外延部分相比从finFET鳍上表面生长的第一外延部分的厚度更厚。
15.根据权利要求14所述的半导体装置，还包括：
在电容器的周边上和深沟槽的侧壁上的内部间隔件，
在衬底上和finFET鳍上的栅极。
16.根据权利要求15所述的半导体装置，其中内部间隔件覆盖深沟槽内的衬底以便限制从电容器和从finFET鳍的材料的外延生长。
17.一种嵌入式动态随机访问存储器半导体装置制造方法，包括：
在半导体衬底上形成鳍层；
在鳍层内和衬底内形成多个深沟槽；
在多个深沟槽内形成多个电容器；
在多个电容器上形成牺牲带材料；
通过去除鳍层的部分形成多个鳍；
通过去除牺牲带材料的部分形成多个牺牲带，每个牺牲带各自地接触鳍和接触电容器；
在衬底上和多个鳍上形成多个栅极；
去除多个牺牲带，以及
通过合并从多个鳍和从多个电容器外延生长的材料而形成替代带，其中从多个电容器中的每个电容器的上表面外延生长材料，并且其中多个电容器中的每个电容器的上表面比多个鳍的外延生长的晶种表面低。
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