CN105988883B - 具有差错处理机制的计算系统及其操作方法 - Google Patents

Abstract

提供了一种具有差错处理机制的计算系统及其操作方法。一种计算系统，包括：装置间接口，被配置为访问包括信息部分和差错处理部分的目的地信号，其中，信息部分用于表示内容，差错处理部分用于描述与内容相关的信息部分；通信单元，被耦接到装置间接口，所述通信单元被配置为：从目的地信号产生基于稀疏结构的奇偶校验参数，基于使用差错处理部分和奇偶校验参数对信息部分进行的解码来估计内容。

Description

具有差错处理机制的计算系统及其操作方法

本申请要求于2013年8月26日提交的序号为61/870029的US临时专利申请的权益，该申请的主题通过引用合并于此。

技术领域

本发明的实施例总体涉及一种计算系统，更具体地说，涉及一种具有差错处理机制的系统。

背景技术

现代消费者和工业电子、尤其是诸如蜂窝电话、导航系统、便携式数字助理的装置、以及组合装置提供了越来越多级别的功能以支持包括移动通信的现代生活。现有技术中的研究和开发能够带来大量不同的方向。

在现代生活中对于信息越来越高的需求要求用户在任何时间、以越来越高的数据速率来访问信息。然而，在移动通信中使用的电信信号实际上遭受来自于各种源的各种类型的干扰以及由用于通信的信息的多种可能格式而引起的计算复杂度，这影响了可访问数据的质量和速度。

因此，仍然需要具有差错处理机制的计算系统。由于在市场中不断增长的商业竞争压力，以及越来越高的消费者期望和有意义的产品差异化的机会逐渐缩小，对于找到这些问题的答案越来越关键。此外，对于降低成本、提高效率和性能以及面对竞争压力的需求更加增加了对于找到这些问题的答案的关键必要性的紧迫性。

长时间地寻求对于这些问题的解决方案，但是现有发展并没有教导或建议任何的解决方案，因此本领域的技术人员长时间地规避对于这些问题的解决方案。

发明内容

本发明的实施例提供了一种计算系统，包括：装置间接口，被配置为访问包括信息部分和差错处理部分的目的地信号，其中，信息部分用于表示内容，差错处理部分用于描述与内容相关的信息部分；通信单元，被耦接到装置间接口，所述通信单元被配置为：从目的地信号基于稀疏结构产生奇偶校验参数，基于使用差错处理部分和奇偶校验参数对信息部分进行的解码来估计内容。

本发明的实施例提供了一种计算系统的操作方法，包括：访问包括信息部分和差错处理部分的目的地信号，其中，信息部分用于表示内容，差错处理部分用于描述与内容相关的信息部分；从目的地信号基于稀疏结构产生奇偶校验参数；基于使用差错处理部分和奇偶校验参数对信息部分进行的解码来估计内容。

本发明的实施例提供了一种非暂时性计算机可读介质，包括用于操作计算系统的指令，其中所述指令包括：访问包括信息部分和差错处理部分的目的地信号，其中，信息部分用于表示内容，差错处理部分用于描述与内容相关的信息部分；从目的地信号基于稀疏结构产生奇偶校验参数；基于使用差错处理部分和奇偶校验参数对信息部分进行的解码来估计内容。

本发明的特定实施例具有除了上面提到的步骤或元件之外的其他步骤或元件或具有用于代替上面提到的步骤或元件的其他步骤或元件。当参考附图时，通过阅读下面的具体实施方式，这些步骤或元件对于本领域技术人员来说将变得明显。

附图说明

图1是在本发明的实施例的差错处理机制的计算系统。

图2是图1的处理内容的计算系统的具体示例。

图3是计算系统的示例性框图。

图4的计算系统的控制流程。

图5是图1的计算系统的示例性操作流程图。

图6是图1的计算系统的另一示例性操作流程图。

图7是图1的计算系统的另一示例性操作流程图。

图8是在本发明的另一实施例中的计算系统的操作方法的流程图。

具体实施方式

本发明的以下实施例可被用于处理来自目的地信号的内容。可使用包括在其中的差错处理部分和纠错处理来对目的地信号进行解码。使用差错处理部分的纠错处理可使用联合处理机制来产生包括或基于稀疏结构的奇偶校验参数。

以下实施例被充分详细地描述以使本领域的技术人员能够做出和使用本发明。将理解，其它实施例基于本公开将是明显的，在不脱离本发明的实施例的范围的情况下可做出系统、处理或机械改变。

在以下描述中，给出很多具体细节以提供对本发明的彻底理解。然而，将清楚地是在没有这种具体细节的情况下也可实施本发明。为了避免使本发明的实施例难以理解，不具体公开一些公知的电路、系统配置和处理步骤。

示出系统的实施例的附图是半图式的而不按比例绘制，特别地，一些尺寸是为了清楚地呈现并在附图中夸大地示出。类似地，虽然附图中的视图为了便于描述而一般示出相似的方向，但是附图中的这样的描绘多半是任意的。通常，可以以任何的方向操作本发明。为了描述的方便，实施例具有编号的第一实施例、第二实施例等，并不意图具有任何其它意义或不意图对本发明的实施例提供限制。

在本发明中，这里提及的术语“模块”根据使用该术语的上下文可包括或被实现为软件、硬件或它们的组合。例如，软件可以是机器代码、固件、嵌入式代码和应用软件。软件还可包括函数、对函数的调用、代码块或它们的组合。此外，例如，硬件可以是门、电路、处理器、计算机、集成电路、集成电路核、压力传感器、惯性传感器、微机电系统(MEMS)、无源装置、具有用于执行软件功能的指令的物理非暂时性存储器介质、其中的一部分或它们的组合。

这里使用的术语“处理”包括对信号或相应数据的操作，诸如滤波、检测、解码、配置数据结构、传递数据结构、操作数据结构以及读取和编写数据结构。数据结构被定义为这样的信息：该信息被布置为符号、数据包、块、文件、输入数据、系统产生的数据(诸如计算的或产生的数据)和程序数据。

现在参照图1，其中示出了在本发明的实施例中的具有差错处理机制的计算系统100。计算系统100包括连接到网络104的第一装置102，诸如包括蜂窝电路或笔记本计算机的移动装置。第一装置102还可包括有线装置，诸如调制解调器或路由器。第一装置102还可包括在综合性装置内的电路或装置，诸如在存储装置或系统内的专门用于处理信息的部分或电路。

网络104是用于使装置之间能够通信的有线或无线通信装置的系统或彼此连接的装置。例如，网络104可包括用于无线蜂窝网络的电线、发送器、接收器、天线、塔、站、中继器、电话网络、服务器或客户端装置的组合。网络104还可包括用于各种尺寸的区域网络的路由器、电缆、计算机、服务器和客户端装置的组合。此外，例如，网络104可包括在装置内的单元之间的通信总线、电线、电缆、无线连接或它们的组合。

计算系统100可包括用于直接或间接与第一装置102链接或通信的第二装置106。网络104可包括第二装置106或耦接到第二装置106。第二装置106可从第一装置102接收无线信号，将信号发送到第一装置102，处理信号，或进行这些处理的组合。第二装置106还可在其它基站、网络104内的组件或它们的组合之间中继信号。

第一装置102可通过第二装置106连接到网络104。例如，第二装置106可以是基站、服务器、路由器、调制解调器或它们的组合。此外，例如，第二装置106可以是包括或具有蜂窝塔、无线路由器、天线或它们的组合的通信装置或处理组件，其中，所述通信装置或处理组件被用于诸如通过将信号发送到包括移动计算装置的第一装置102或从包括移动计算装置的第一装置102接收信号来与包括移动计算装置的第一装置102进行通信。此外，例如，第二装置106可包括在存储装置或系统内的专门用于存储信息的部分或电路。

第一装置102可与其它装置(诸如其它移动装置、服务器、计算机、电话或它们的组合)连接和通信。例如，第一装置102可通过以下的操作来与其它装置通信：发送信号、接收信号、处理信号或它们的组合、以及显示信号的内容、根据信号的内容可听地再创建声音、根据内容进行处理(诸如存储应用或更新操作系统)或它们的组合。

第二装置106可被用于无线地交换用于通信的信号，包括电话呼叫的语音信号或表示网页并与其交互的数据。第二装置106还可发送参考信号、训练信号、差错检测信号、纠错信号、头信息、传输格式、协议信息或它们的组合。

基于诸如码分多址(CDMA)、正交频分多址(OFDMA)、第三代合作伙伴项目(3GPP)、长期演进(LTE)或第四代(4G)标准的通信方法，通信信号可包括嵌入在通信信息之中的参考部分、头部分、格式部分、纠错或检测部分或它们的组合。参考部分、头部分、格式部分、纠错或检测部分或它们的组合可包括预定比特、脉冲、波、符号或它们的组合。各种部分可以以规定的时间间隔、频率、代码或它们的组合被嵌入到通信信号之中。

为了说明的目的，计算系统100将被描述为这样的通信系统，该通信系统具有作为用户设备的第一装置102(诸如移动装置)和作为基站或传输节点的第二装置106。然而，可理解计算系统100可以不同，诸如这样的存储器系统，该存储器系统具有作为盘驱动器中的处理部分或者存储器系统中集中用于处理的装置的第一装置102和作为盘驱动器中的存储部分或者存储器系统中集中用于存储的装置的第二装置106。

计算系统100可处理内容108。内容108可包括用于访问、处理、通信或它们的组合的数据。例如，第二装置106可传输用于第一装置102的内容108。内容108可包括来自发送装置的用于通信的通过在接收装置再现或处理的数据。作为更具体的示例，内容108可以是用于在接收装置(诸如第一装置102)显示、可听地再创建、执行指令、存储或它们的组合的比特序列。

计算系统100可利用格式化机制110。格式化机制110可包括用于处理内容108而进行的对附加信息的排序、添加、去除、产生或它们的组合的处理或方法。格式化机制110可包括编码方案、调制编码方案或它们的组合。

例如，格式化机制110可包括调制编码方案(MCS)、幅度调制方案、相移键控方案、其派生方案或它们的组合。此外，例如，格式化机制110可包括极性编码方案、低密度奇偶校验(LDPC)编码机制或用于实现turbo编码方案的turbo处理机制112。turbo处理机制112可利用先验数据、后验数据、外部数据、交织或它们的组合来处理信息。

计算系统100可包括源信号114。源信号114可包括意图用于通信或为通信而指定的信息。源信号114可包括从一装置发送到另一装置的内容108的发送实例。例如，源信号114可包括由第二装置106发送的用于与第一装置102传输内容108的通信信号。

源信号114还可包括初始存储的存储信息、用于访问的存储信息或用于与用户通信的存储信息。例如，源信号114可包括存储在第二装置106中或从第二装置106召回的用于通过第一装置102访问或交互的内容108。

源信号114可包括信息部分116、差错处理部分118或它们的组合。信息部分116可包括内容108或内容108的一部分。差错处理部分118可包括用于验证信息部分116的准确性的信息。差错处理部分118可包括从信息部分116得到或与信息部分116关联的信息。信息部分116和差错处理部分118或它们的派生物可被组合以确定信息部分116或内容108的准确性。

例如，差错处理部分118可包括循环冗余校验(CRC)机制120。循环冗余校验机制120可包括用于利用差错检测码来检测期望的数据或原始数据的意外或非意图的改变的特定处理或特定方法。循环冗余校验机制120可产生差错处理部分118。循环冗余校验机制120可基于或根据信息部分116来产生差错处理部分118。

计算系统100可处理目的地信号122。目的地信号122可包括由期望的装置访问或接收到的信息。目的地信号122可包括信息部分116、差错处理部分118、它们的派生物或它们的组合。例如，目的地信号122可以是与由第一装置102接收到的源信号114相应的信号。

目的地信号122可与源信号114不同。例如，源信号114可由于通信信道(诸如由于延迟、反射、衰减、相移或它们的组合)而被改变，从而将作为目的地信号122而被接收。

此外，例如，源信号114可由于噪声、干扰信号、串音或它们的组合而被改变，并作为目的地信号122而被访问。此外，例如，源信号114可由于在存储期间的衰退、错误访问、噪声、串音或它们的组合而被改变，从而将作为目的地信号122而被访问。

计算系统100可使用联合处理机制124来对目的地信号122进行处理。联合处理机制124是用于在处理信息中将检错和纠错组合的处理或方法。例如，联合处理机制124可使用差错处理部分118来纠正信息部分116以及验证信息部分116的准确性。

联合处理机制124可将检错处理126和纠错处理128组合。检错处理126是用于验证特定信息的准确性的一组指令或动作。检错处理126可用于验证目的地信号122的准确性或者验证来自目的地信号122的内容108的估计。例如，检错处理126可包括根据循环冗余校验机制120使用差错处理部分188来验证信息部分116。

纠错处理128是用于撤销目的地信号122的改变以恢复内容108的一组指令或动作。纠错处理128可包括诸如根据格式化机制110的编码或解码处理。

计算系统100可根据联合处理机制124来产生奇偶校验参数130。奇偶校验参数130可包括用于验证信息的准确性的值或参数。奇偶检验参数130可被应用于信息部分116、差错处理部分118或它们的组合以验证信息部分116相对于信息部分116原始意图的内容108的准确性。

奇偶检验参数130可用于检错处理126。计算系统100可根据联合处理机制124另外产生并使用用于检错处理128的奇偶校验参数130。

奇偶检验参数130可基于稀疏结构132、稠密结构134或它们的组合。稀疏结构132是包括期望或重要信息之间的距离的布置。稠密结构132是包括期望或重要信息的邻接或顺序放置的布置。稠密结构134可以与稀疏结构132相反。作为示例，可基于稀疏结构132和稠密结构134一起来计算或产生奇偶检验参数130，或者可基于稀疏结构132而不基于稠密结构134来计算或产生奇偶检验参数130。

稀疏结构132可包括由计算系统100预先确定的对希望或重要信息进行分离的距离。例如，稀疏结构132可基于值之间的不重要或填充的值或参数、存储位置之间的间隔或它们的组合。

计算系统100可根据联合处理机制124，使用包括稀疏结构132的奇偶校验参数130以对来自目的地信号122的内容108进行处理。以下将描述关于联合处理机制124的细节、奇偶校验参数130或它们的组合。

为了说明的目的，计算系统100被描述为将信息从第二装置106发送到第一装置102。然而，可理解，第一装置102可将信息发送到第二装置106，并且第二装置106使用差错处理部分118进行诸如用于上行链路的基站的处理。

现在参照图2，图1的处理内容108的计算系统100的具体示例。计算系统100可处理包括传输块202的源信号114。传输块202可包括内容108或内容108的一部分。传输块202可以是内容108的全部，或内容108内用于通信或处理的片段。

传输块202可包括块长度204。块长度204可包括传输块202中的信息的数量或尺寸。块长度204可包括传输块202中的比特或字节的数量。

源信号114可包括基于差错代码机制206的差错处理部分118。差错代码机制206可包括用于产生差错处理部分118的方法或处理。差错代码机制206可包括用于基于传输块202产生差错处理部分118的方法或处理。

例如，差错代码机制206可包括基于多项式阶210的生成多项式208。生成多项式208可包括专门为图1的检错处理126而指定的多项式值或参数。生成多项式208可以是用于验证希望信息或目的信息的希望信息或目的信息的多项式除数。多项式阶210可包括与生成多项式208关联的幅度或大小。

作为更具体的示例，差错代码机制206可包括用于图1的循环冗余检验机制120的CRC-24A或CRC-24B。用于CRC-24A和CRC-24B的生成多项式208可被表示为：

gCRC24A(x)＝[x²⁴+x²³+x¹⁸+x¹⁷+x¹⁴+x¹¹+x¹⁰+x⁷+x⁶+x⁵+x⁴+x³+x+1] 等式(1)

gCRC24B(x)＝[x²⁴+x²³+x⁶+x⁵+x+1] 等式(2)

继续这个示例，计算系统100可基于块长度204应用差错代码机制206。当传输块202的初始实例的块长度204大于阈值(诸如6144)时，计算系统100可将内容108划分为图1的信息部分116的多个实例。计算系统100可基于块长度204应用差错代码机制206的不同实例，诸如当块长度204小于6144时，计算系统100可应用CRC-24A，或者，对包括块长度204的传输块202的初始实例进行划分而产生的传输块202的每个实例超过6144，则计算系统100可应用CRC-24B。

继续这个示例，计算系统100可对传输块202应用差错代码机制206、生成多项式208或它们的组合来产生差错处理部分118。计算系统100可产生差错处理部分118作为附加于传输块202的冗余比特，诸如通过系统编码的16或24比特的冗余。

计算系统100可通过产生具有作为信息部分116的传输块202或其划分的实例的源信号，来处理内容108。计算系统100可将差错处理部分118附加到传输块202来产生源信号114。计算系统100可使用第二装置106、第一装置102或它们的组合来产生源信号114、差错处理部分118或它们的组合。

例如，对通信信息进行编码的基站或发送器可产生用于通信的源信号114、差错处理部分118或它们的组合。此外，例如，存储专用装置或存储器管理装置可产生用于存储信息、用于召回或访问存储的信息或它们的组合的源信号114、差错处理部分118或它们的组合。

计算系统100还可通过产生图1的奇偶检验参数130来处理内容108。计算系统100可基于差错代码机制206、生成多项式208、多项式阶210或它们的组合来产生奇偶检验参数130。计算系统100可使用第一装置102、第二装置106或它们的组合来产生奇偶检验参数130。

例如，计算系统100还在接收装置(诸如用于上行链路的UE或基站)使用奇偶校验参数130来处理内容108。此外，例如，计算系统100还可使用奇偶检验参数130来处理内容108，以用于装置处理存储专用装置或存储器管理装置的输出。

计算系统100可包括内容处理机制212。内容处理机制212可包括使用源信号114的信息部分116、目的地信号122、目的地信号122中与信息部分116相应的部分或它们的组合来估计或恢复内容108的方法或处理。

内容处理机制212可对目的地信号122进行检测、解码或它们的组合。内容处理机制212可估计或恢复来自目的地信号122的内容108。内容处理机制212可以是迭代、联合检测和解码、干扰感知或它们的组合。内容处理机制212可包括用于信息部分116的图1的检错处理126、图1的纠错处理128或它们的组合。

内容处理机制212可使用用于检错处理126且不用于纠错处理128的差错处理部分118。内容处理机制212可基于图1的格式化机制110，诸如图1的turbo处理机制112。计算系统100可包括除了图1的联合处理机制124之外的、与图1的联合处理机制124分离的、与图1的联合处理机制124耦接的或它们的组合的内容处理机制212。

处理系统100可包括内容处理输入214、内容处理输出216或它们的组合。内容处理输入214可包括给予或提供给内容处理机制212的用于产生输出的信息。内容处理输入214可包括先验值、接收或访问的信号、初始化值、来自先前迭代或信息块的输出、用于检测或解码的输入、来自检测的输出或它们的组合。

内容处理输出216可包括作为内容处理机制212的结果而产生的信息。内容处理输出216可包括后验值、外部值、检测输出、解码输出或它们的组合。内容处理输出216、内容处理输入214或它们的组合可与信息部分116以及差错处理部分118相应，其中，差错处理部分118与检错处理126相应，而不与纠错处理128相应。

计算系统100还可包括用于处理内容108的低密度解码机制218。低密度解码机制218是根据格式化机制110对信息进行解码的方法或处理，其中，所述方法或处理限制或控制对特征的解码。低密度解码机制218可包括限制或减小对信号进行解码中的攻击性的处理或方法。低密度解码机制218可包括在对信号进行解码中的减小效果。

低密度解码机制218可包括利用软决策、似然值(诸如对数似然比(LLR))或它们的组合的软输入软输出解码器。联合处理机制124可包括低密度解码机制218。计算系统100可利用联合处理机制124、低密度解码机制218或它们的组合，以使用差错处理部分118、使用差错处理部分118实现纠错处理128或它们的组合，来对内容108进行解码。

计算系统100可包括差错解码输入220、差错解码输出222或它们的组合。差错解码输入220是对使用差错处理部分118进行解码所给予或提供的信息。差错解码输入220可包括给予或提供给低密度解码机制218、联合处理机制124或它们的组合的信息。

差错解码输入220可与内容处理输入214相似，但与使用差错处理部分118进行解码有关。差错解码输入220可包括先验值、接收或访问的信号、初始值、来自先前迭代或信息块的输出、用于检测或解码的输入、来自检测的输出或它们的组合。差错解码输入220可包括内容处理输入214、内容处理输出216或它们的组合。

差错解码输出222是使用差错处理部分118进行解码的结果。差错解码输出222可包括基于使用差错处理部分118进行解码而对内容108的估计。差错解码输出222可与内容处理输出216相似，但与使用差错处理部分118进行解码有关。差错解码输出222可包括后验值、外部值、检测输出、解码输出或它们的组合。计算系统100可使用差错解码输出222作为内容处理输入214、内容处理输出216或它们的组合。

作为具体的示例，低密度解码机制218可包括衰减置信传播(DBP)机制224。衰减置信传播224可包括减小与检测节点相关的效果或计算结果。衰减置信传播224可包括减少或控制对差错解码输入220的调整。

计算系统100可包括检错调整226。检错调整226是对检错处理126的限制，检错处理126用于使用差错处理部分118对内容108的估计进行验证。检错调整226可包括联合处理机制124中对检错处理126的忽略或绕过、执行或实施的减少或它们的组合。

计算系统100可包括具有各种配置的联合处理机制124，所述各种配置与内容处理机制212和联合处理机制124相关联。例如，联合处理机制124可包括直接处理机制228、联合更新机制230、列表机制232或它们的组合。

直接处理机制228是用于分别并顺序地实施内容处理机制212和联合处理机制124的处理、方法或布置。直接处理机制228可在联合处理机制124之前实施内容处理机制212。直接处理机制228可在内容处理机制212结束或者达到用于迭代的结束条件而没有成功地对内容108进行解码时，实施联合处理机制124。

联合更新机制230是用于在内容处理机制212内组合联合处理机制124的方法或布置。联合更新机制230可将来自一个的输出用作对另一个的输入，诸如内容处理输入214、内容处理输出216、差错解码输入220、差错解码输出222或它们的组合。

列表机制232是在内容处理机制212内组合联合处理机制124中用于存储用于联合处理机制124的信息的方法或布置。列表机制232可在完成内容处理机制212之后处理存储的信息。

计算系统100可包括具有各种配置的检错调整226，诸如列表机制232、联合更新机制230、直接处理机制228或它们的组合。下面描述关于内容处理机制212、低密度解码机制218、检错调整226的细节和各种配置。

以上描述的各种机制和调整可被实现在硬件、软件、固定或它们的组合中。例如，格式化机制110、联合处理机制124、差错代码机制206、内容处理机制212、低密度解码机制218、检错调整226或它们的组合可包括编码器、解码器、检测器、编码器、解码器和检测器的一部分、编码器、解码器和检测器的实施方式或它们的组合。

此外，例如，各种机制和调整可包括专用电路，诸如无源组件、有源组件、门、现场阵列、硬件逻辑、特定序列或排列、连接或它们的组合。此外，例如，各种机制和调整可包括硬件加速器、编程电路、预加载的程序或它们的组合。此外，例如，各种机制和调整可包括函数、可执行指令、函数库、驱动器或它们的组合。

现在参照图3，其中示出了计算系统100的示例性框图。计算系统100可包括第一装置102、网络104和第二装置106。第一装置102可通过网络104将第一装置传输308中的信息发送到第二装置106。第二装置106可通过网络104将第二装置传输310中的信息发送到第一装置102。

为了说明的目的，计算系统100被示出为具有作为客户端装置的第一装置102，但是将理解，计算系统100可具有作为不同类型的装置的第一装置102。例如，第一装置102可以是具有显示界面的服务器。

此外，为了说明的目的，计算系统100被示出为具有作为服务器的第二装置106，但是将理解，计算系统100可具有作为不同类型的装置的第二装置106。例如，第二装置106可以是客户端装置。

为了在本发明的这个实施例进行简洁描述，第一装置102将被描述为客户端装置，第二装置106将被描述为服务器装置。本发明的实施例不限于本次对于装置类型的选择。本次选择是本发明的实施例的示例。

第一装置102可包括第一控制单元312、第一存储单元314、第一通信单元316和第一用户接口318。第一控制单元312可包括第一控制接口322。第一控制单元312可执行第一软件326来提供计算系统100的智能。

可以以多种不同方式来实现第一控制单元312。例如，第一控制单元312可以是处理器、专用集成电路(ASIC)、嵌入式处理器、微处理器、硬件控制逻辑、硬件有限状态机(FSM)、数字信号处理器(DSP)或它们的组合。第一控制接口322可用于第一装置102中的第一控制单元312和其它功能单元之间的通信。第一控制接口322还可用于与第一装置102的外部进行通信。

第一控制接口322可从其它功能单元或外部源接收信息，或者可将信息发送到其它功能单元或外部目的地。外部源和外部目的地是指在第一装置102外部的源和目的地。

可以以不同方式来实现第一控制接口322，第一控制接口322可根据哪些功能单元或外部单元与第一控制接口322接口连接来包括不同的实施方式。例如，第一控制接口322可使用压力传感器、惯性传感器、微型机电系统(MEMS)、光学电路、波导、无线电路、有线电路或它们的组合来实现。

第一存储单元314可存储第一软件326。第一存储单元314还可存储相关信息，诸如表示输入图像的数据、表示先前呈现的图像的数据、声音文件或它们的组合。

第一存储单元314可以是易失性存储器、非易失性存储器、内部存储器、外部存储器或它们的组合。例如，第一存储单元314可以是非易失性存储器(诸如非易失性随机存取存储器(NVRAM)、闪存、磁盘存储器)或易失性存储器(诸如静态随机存取存储器(SRAM))。

第一存储单元314可包括第一存储器接口324。第一存储器接口324可被用于第一装置102中的第一存储器单元314和其它功能单元之间的通信。第一存储器接口324还可用于与第一装置102外部的通信。

第一存储器接口324可从其它功能单元或从外部源接收信息，或者可将信息发送到其它功能单元或外部目的地。外部源和外部目的地是指在第一装置102外部的源和目的地。

第一存储器接口324可根据哪些功能单元或外部单元与第一存储器单元314接口连接来包括不同的实施方式。第一存储器接口324可使用与第一控制接口322的实施方式相似的科技和技术来实现。

第一通信单元316可使第一装置102能够与外部进行通信。例如，第一通信单元316可允许第一装置102与第二装置106、不同装置、附属物(诸如外围装置或台式计算机)、网络104或它们的组合通信。

第一通信单元316还可用作通信集线器，其中，该通信集线器允许第一装置102用作网络104的一部分，并不限于网络104的终点或终端单元。第一通信单元316可包括用于与网络104交互的有源组件和无源组件，诸如微电子或天线。

第一通信单元316可包括基带装置或组件、调制解调器、数字信号处理器或它们的组合，其中，基带装置或组件、调制解调器、数字信号处理器或它们的组合用于对通信信号进行发送、格式化、接收、检测、解码、进一步处理或它们的组合。第一通信单元316可包括用于处理电压、电流、数字信息或它们的组合的一个或更多个部分，诸如模数转换器、数模转换器、滤波器、放大器、处理器类型电路或它们的组合。第一通信单元316还可包括用于存储信息的一个或更多个部分，诸如高速缓冲存储器或RAM存储器、寄存器或它们的组合。

第一通信单元316可与第一装置间接口317耦接。第一装置间接口317可以是用于与单独的装置物理地传输信号的装置或装置的一部分。第一装置间接口317可通过将信号发送到第一装置或从另一装置接收信号来进行通信。第一装置间接口317可包括用于无线信号的一个或更多个天线、用于有线信号的物理连接和接收器-发送器、或它们的组合。第一装置间接口317可包括全方向天线、电线、天线芯片、陶瓷天线或它们的组合。第一装置间接口317还可包括端口、电线、中继器、连接器、滤波器、传感器或它们的组合。

第一装置间接口317可检测或响应电磁波中的能量，并将检测到的结果提供给第一通信单元316以接收包括第二装置传输310的信号。第一装置间接口317可对由第一通信单元316提供的电流或电压提供路径或响应，以发送包括第一装置传输308的信号。

第一通信单元316可包括第一通信接口328。第一通信接口328可被用于第一装置102中的第一通信单元316和其它功能单元之间的通信。第一通信接口328可从其它功能单元接收信息，或可将信息发送到其它功能单元。

第一通信接口328可根据哪些功能单元与第一通信单元316接口连接来包括不同的实施方式。第一通信接口328使用与第一控制接口322的实施方式类似的科技和技术来实现。

第一用户接口318允许用户(未示出)来与第一装置102进行联系和交互。第一用户接口318可包括输入装置和输出装置。第一用户接口318的输入装置的示例可包括键区、触摸板、软键、键盘、麦克风、用于接收远程信号的红外传感器或它们的任何组合以提供数据和通信输入。

第一用户接口318可包括第一显示接口330。第一显示接口330可包括输出装置。第一显示接口330可包括显示器、投影仪、视频屏幕、扬声器或它们的任何组合。

第一控制单元312可操作第一用户接口318以显示由计算系统100产生的信息。第一控制单元312还可执行用于计算系统100的其它功能的第一软件326。第一控制单元312还可执行用于通过第一通信单元316与网络104交互的第一软件326。

第二装置106可被优化以用于在具有第一装置102的多个装置实施例中实现本发明的实施例。与第一装置102相比，第二装置106可提供附加的或更高的性能处理能力。第二装置106可包括第二控制单元334、第二通信单元336、第二用户接口338和第二存储单元346。

第二用户接口338允许用户(未示出)与第二装置106联系和交互。第二用户接口338可包括输入装置和输出装置。第二用户接口338的输入装置的示例可包括键区、触摸板、软键、键盘、麦克风或它们的任何组合以提供数据和通信输入。第二用户接口338的输出装置的示例可包括第二显示接口340。第二显示接口340可包括显示器、投影仪、视频屏幕、扬声器或它们的任何组合。

第二控制单元334可执行第二软件342以提供计算系统100的第二装置106的智能。第二软件342可与第一软件326结合地操作。与第一控制单元312相比，第二控制单元334可提供附加的性能。

第二控制单元334可操作第二用户接口338来显示信息。第二控制单元334还可执行用于计算系统100的其它功能的第二软件342，包括操作第二通信单元336来通过网络104与第一装置102通信。

可以以多种不同的方式来实现第二控制单元334。例如，第二控制单元334可以是处理器、嵌入式处理器、微处理器、硬件控制逻辑、硬件有限状态机(FSM)、数字信号处理器(DSP)或它们的组合。

第二控制单元334可包括第二控制接口344。第二控制接口344可用于第二装置106中的第二控制单元334和其他功能单元之间的通信。第二控制接口344还可用于与第二装置106的外部的通信。

第二控制接口344可从其他功能单元或从外部源接收信息，或者可将信息发送到其他功能单元或外部目的地。外部源和外部目的地是指在第二装置106的外部的源和目的地。

可以以不同的方式来实现第二控制接口344，第二控制接口344可根据哪些功能单元或外部单元与第二控制接口344接口连接来包括不同的实施方式。例如，第二控制接口344可使用压力传感器、惯性传感器、微型机电系统(MEMS)、光学电路、波导、无线电路、有线电路、或它们的组合来实现。

第二存储单元346可存储第二软件342。第二存储单元346还可存储诸如表示输入图像的数据、表示先前呈现的图像的数据、声音文件或它们的组合的信息。第二存储单元346可被改变大小以提供额外的存储容量以补充第一存储单元314。

为了说明的目的，第二存储单元346被示出为单个元件，但是将理解，第二存储单元346可以是分布式存储元件。此外，为了说明的目的，计算系统100被示出为具有作为单个分层存储系统的第二存储单元346，但将理解计算系统100可具有不同配置的第二存储单元346。例如，第二存储单元346可使用形成存储器分层系统的不同存储技术来形成，其中，存储器分层系统包括不同级别的高速缓冲区、主存储器、旋转介质或离线存储器。

第二存储单元346可以是易失性存储器、非易失性存储器、内部存储器、外部存储器或它们的组合。例如，第二存储单元346可以是非易失性存储器(诸如非易失性随机存取存储器(NVRAM)、闪存、磁盘存储器)或易失性存储器(诸如静态随机存取存储器(SRAM))。

第二存储单元346可包括第二存储接口348。第二存储接口348可被用于第二装置106中的第二存储单元346和其他功能单元之间的通信。第二存储接口348还可用于与第二装置106的外部的通信。

第二存储接口348可从其他功能单元或从外部源接收信息，或者可将信息发送到其他功能单元或外部目的地。外部源和外部目的地是指在第二装置106的外部的源和目的地。

第二存储接口348可根据哪些功能单元或外部单元与第二存储单元346接口连接来包括不同的实施方式。第二存储接口348可使用与第二控制接口344的实施方式类似的科技和技术来实现。

第二通信单元336可使第二装置106能够与外部通信。例如第二通信单元336可允许第二装置106通过网络104与第一装置102通信。

第二通信单元336还可用作通信集线器，其中该通信集线器允许第二装置106用作网络104的一部分，并不限于网络104的终点或终端单元。第二通信单元336可包括用于与网络104交互的有源组件和无源组件，诸如微电子或电阻器。

第二通信单元336可包括基带装置或组件、调制解调器、数字信号处理器或它们的组合，其中，基带装置或组件、调制解调器、数字信号处理器或它们的组合用于对通信信号进行发送、格式化、接收、检测、解码、进一步处理、或它们的组合。第二通信单元336可包括用于处理电压、电流、数字信息或它们的组合的一个或更多个部分，诸如模数转换器、数模转换器、滤波器、放大器、处理器类型电路或它们的组合。第二通信单元336还可包括用于存储信息的一个或更多个部分，诸如高速缓冲存储器或RAM存储器、寄存器或它们的组合。

第二通信单元336可与第二装置间接口337耦接。第二装置间接口337可以是用于与单独的装置物理传输信号的装置或装置的一部分。第二装置间接口337可通过将信号发送到另一装置或从另一装置接入信号来进行通信。第二装置间接口337可包括用于无线信号的一个或更多个天线、用于有线信号的物理连接和接收器-发送器或它们的组合。第二装置间接口337可包括全方向天线、电线、天线芯片、陶瓷天线或它们的组合。第二装置间接口337还可包括端口、电线、中继器、连接器、滤波器、传感器或它们的组合。

第二装置间接口337可检测或响应电磁波中的能量，将检测到的结果提供给第二通信单元336以接收包括第一装置传输308的信号。第二装置间接口337可对由第二通信单元336提供的电流或电压提供路径或响应，以发送包括第二装置传输310的信号。

第二通信单元336可包括第二通信接口350。第二通信接口350可被用于第二装置106中的第二通信单元336和其他功能单元之间的通信。第二通信接口350可从其他功能单元接收信息或者可将信息发送到其他功能单元。

第二通信接口350可根据哪些功能单元与第二通信单元336接口连接来包括不同的实施方式。第二通信接口350可使用与第二控制接口344的实施方式类似的科技和技术来实现。

第一通信单元316可与网络104耦接在第一装置传输308中将信息发送到第二装置106。第二装置106可在第二通信单元336中从网络104的第一装置传输308接收信息。

第二通信单元336可与网络104耦接以在第二装置传输310中将信息发送到第一装置102。第一装置102可在第一通信单元316中从网络104的第二装置传输310接收信息。计算系统100可通过第一控制单元312、第二控制单元334、或它们的组合来执行。为了说明的目的，第二装置106被示出为具有这样的划分：该划分具有第二用户接口338、第二存储单元346、第二控制单元334和第二通信单元336，但是将理解第二装置106可具有不同的划分。例如，第二软件342可被不同的划分使得它的部分功能或全部功能可在第二控制单元334和第二通信单元336中。此外，第二装置106可包括为了清楚而未在图3中示出的其他功能单元。

第一装置102中的功能单元可单独且与其他功能单元独立地工作。第一装置102可单独且与第二装置106和网络104独立地工作。

第二装置106中的功能单元可单独且与其他功能单元独立地工作。第二装置106可单独且与第一装置102和网络104独立地工作。

以上描述的功能单元可被实现在硬件中。例如，可使用门、电路、处理器、计算机、集成电路、集成电路核、压力传感器、惯性传感器、微型机电系统(MEMS)、无源装置、具有用于执行软件功能的指令的物理非暂时性存储介质、它们的一部分或它们的组合来实现功能单元中的一个或更多个。

为了说明的目的，通过第一装置102和第二装置106的操作来描述计算系统100。将理解第一装置102和第二装置106可操作计算系统100的任何模块和功能。

现在参照图4，其中显示了计算系统100的控制流。计算系统100可包括访问模块402、内容处理模块404、验证模块406、联合差错处理模块408或它们的组合。

访问模块402可与内容处理模块404耦接，其中，所述内容处理模块404可进一步与验证模块406耦接。验证模块406可与联合处理模块408耦接。

所述多个模块可按照各种方式彼此耦接。例如，所述多个模块可(诸如通过使用有线连接或无线连接、图1的网络110、指令步骤、处理顺序或它们的组合)按照一个模块的输入连接到另一模块的输出的方式而被耦接。还例如，所述多个模块可在没有中间结构(除了直接耦接的模块之间的连接装置)的情况下直接耦接，或者所述多个模块可与(除了间接耦接的模块之间的连接装置以外的)模块或装置间接耦接。

作为更加具体的示例，访问模块402的一个或更多个输入或输出可使用导体或传输信道而被连接到内容处理模块404的一个或更多个输入或输出，而在访问模块402和内容处理模块404之间没有中间模块或装置。还例如，访问模块402可用转发器、交换机、路由装置或它们的组合，使用无线信道间接耦接至内容处理模块404。内容处理模块404、验证模块406、联合差错处理模块408或它们的组合可按照类似的方式来耦接。

计算系统100通过诸如派送、发送、接收、编码、解码或这些操作的组合在装置之间传送信息。接收装置还可根据传送到该装置的信息，通过显示信息、重建声音、交换处理步骤或指令、或这些操作的组合来与用户进行通信。

访问模块402被配置为访问用于图1的内容108的信息。访问模块402可访问图1的目的地信号122、图1的源信号114或它们的组合。访问模块402可包括下述目的地信号122、源信号114或它们的组合，其中，所述目的地信号122、源信号114或它们的组合包括图1的用于表示内容108的信息部分116和图1的用于描述与内容108相关的信息部分116的差错处理部分118。

访问模块402可使用图3的第一装置间接口317、图3的第二装置间接口337、图3的第一通信接口328、图3的第二通信接口350、图3的第一控制接口322、图3的第二控制接口344、图3的第一存储接口324、图3的第二存储接口348或它们的组合来访问所述信息。例如，访问模块402可通过使用第一装置间接口317、第二装置间接口337、第一通信接口328、第二通信接口350或它们的组合，传送(诸如发送或接收)源信号114、目的地信号122或它们的组合来访问所述信息。

还例如，访问模块402可使用图3的第一通信单元316、图3的第二通信单元336、图3的第一存储单元314、图3的第二存储单元346或它们的组合，存储信息或访问存储的信息(诸如源信号114、目的地信号122或它们的组合)。访问模块402可使用第一通信接口328、第二通信接口350、第一控制接口322、第二控制接口344、第一存储接口324、第二存储接口348或它们的组合来访问存储的信息。

在访问信息之后，控制流可传送到内容处理模块404。控制流可通过各种方式传送。例如，控制流可通过使一个模块的处理结果传送到另一模块(诸如通过将目的地信号122从访问模块402传送到内容处理模块404)，通过将处理结果存储在对于其它模块已知且可访问的位置(诸如通过将目的地信号122存储在对于内容处理模块404已知且可访问的存储位置)，通过通知其它模块(诸如通过针对内容处理模块404使用标记、中断、状态信号或它们的组合)或者这些处理的组合来传送。

内容处理模块404被配置为针对内容108进行处理。内容处理模块404可从目的地信号122估计内容108。内容处理模块404可使用图2的内容处理机制212，用信息部分116来估计内容108。内容处理模块404可通过用信息部分116实现图1的纠错处理128来针对内容108进行处理。

例如，内容处理模块404可用信息部分116进行检测、解码或这些操作的组合。内容处理模块404可使用内容处理机制212以利用信息部分116估计内容108。内容处理模块404可针对图1的检错处理126使用差错处理部分118而不针对纠错处理128使用差错处理部分118。内容处理模块404可在不使用差错处理部分118的情况下使用信息部分116来进行纠错处理128。

内容处理模块404可基于与图1的格式化机制110相关联的内容处理机制212(诸如图1的turbo处理机制112)，针对内容108进行处理。内容处理模块404可使用迭代处理(诸如使用反馈或循环)来针对内容108进行处理。内容处理模块404可包括关于处理的最大限制或阈值(诸如迭代条件或退出条件)。

内容处理模块404可使用软信息或软判决来估计内容108。内容处理模块404可计算用于估计内容108的LLR值。内容处理模块404可使用图2的内容处理输入214、图2的内容处理输出216或它们的组合。内容处理模块404可使用包括LLR值的内容处理输入214、内容处理输出216或它们的组合。

内容处理模块404可使用初始化值、先前的处理输出、先验值、目的地信号122、检测结果、解码结果或它们的组合。内容处理模块404可计算或产生内容处理输出216作为后验值、外在值(extrinsic value)或它们的组合。

内容处理模块404可使用图3的第一通信单元316、第二通信单元336、第一控制单元312、图3的第二控制单元334或它们的组合来估计内容108。内容处理模块404可将内容处理输入214、内容处理输出216或它们的组合存储在第一存储单元314、第二存储单元346、第一通信单元316、第二通信单元336或它们的组合中。

在用信息部分116针对内容108进行处理之后，控制流可从内容处理模块404传送到验证模块406。控制流可如以上在访问模块402和内容处理模块404之间所描述的类似地传送，但是使用内容处理模块404的处理结果(诸如内容处理输出216)。

验证模块406被配置为检验解码结果的准确性。验证模块406可使用内容处理机制212来实现检错处理126。验证模块406可使用差错处理部分118来验证内容处理输出216的准确性。

例如，验证模块406可识别和与信息部分116相关联的系统化信息比特相应的内容处理输出216。验证模块406可基于内容处理输出216对信息部分116进行重新编码。验证模块406可将与差错处理部分118相应的冗余比特的重新编码的实例与差错处理部分118的现有实例进行比较。

当差错处理部分118的所述重新编码的实例与现有实例相匹配时，验证模块406可将与纠错处理128相关联的解码处理或与其相关联的内容处理输出216确定为成功或通过。当差错处理部分118的所述重新编码的实例与现有实例不匹配时，验证模块406可将与纠错处理128相关联的解码处理或与其相关联的内容处理输出216确定为失败。

在由内容处理模块404实现的纠错处理128的每次迭代之后，验证模块406可验证纠错处理128的内容处理输出216。验证模块406可对内容处理输出216进行验证，直到纠错处理128结束、达到最后一次迭代或达到限制条件为止，而不经过检错处理126。

验证模块406使用第一通信单元316、第二通信单元336、第一控制单元213、第二控制单元334或它们的组合来验证内容处理输出216并实现检错处理126。验证模块406可将检错处理126的结果或内容处理输出216的经过验证或处理的实例存储在第一存储单元314、第二存储单元346、第一通信单元316、第二通信单元336或它们的组合中。

在实现检错处理126之后，控制流可从验证模块406传送到内容处理模块404或联合差错处理模块408。控制流可基于检错处理126的失败或不成功的结果来传送。计算系统100可在检错处理126的结果是成功或通过时产生对内容108的估计。控制流可如以上在访问模块402和内容处理模块404之间描述的类似地传送，但使用内容处理模块404的处理结果(诸如检错处理的126的结果或内容处理输出216的经过验证或处理的实例)。

联合差错处理模块408被配置为使用差错处理部分118针对内容108进行解码。联合差错处理模块408可使用差错处理部分118和信息部分116两者来针对内容108进行解码。联合差错处理模块408可用图1的联合处理机制124来实现利用差错处理部分118的纠错处理128。

联合差错处理模块408可针对利用差错处理部分118的纠错处理128，使用内容处理输入214、内容处理输出216或它们的组合。联合差错处理模块408可包括构建模块410、差错解码模块412或它们的组合来使用差错处理部分118对信息部分116进行解码。

构建模块410被配置为产生图1的用于实现利用差错处理部分118的纠错处理128的奇偶校验参数130。构建模块410可基于图1的稀疏结构132从目的地信号122产生奇偶校验参数130。

构建模块410可通过基于目的地信号122的信息部分、从对目的地信号122进行解码而得到的内容处理输出216或它们的组合产生包括稀疏结构132的稀疏格式的输入414，来产生奇偶校验参数130。稀疏格式的输入414可包括根据稀疏结构132而重新布置的信息部分116。

例如，构建模块410可将稀疏格式的输入414产生为表示为‘I_B＝[i₁；i₂；...；i_B]’的单位矩阵。项“B”可表示图2的针对目的地信号122的信息部分116的块长204。“i_j”的每个实例可包括与块长204相等的大小或长度，并还在坐标位置“j”包括单数“1”而在剩余坐标处包括零。

构建模块410可基于稀疏格式的输入414产生奇偶校验参数130。构建模块410可基于从稀疏格式的输入414产生差错部分码字416的操作来产生奇偶校验参数130。差错部分码字416可包括对信息部分116内的区段进行重新编码的结果。

差错部分码字416可包括用图2的差错代码机制206进行重新编码的结果。构建模块410可通过对与稀疏格式的输入414相关联的差错处理部分118或其中的一部分附加相应的部分、重新产生的实例或它们的组合来产生差错部分码字416。差错部分码字416可基于图2的与产生差错处理部分118的操作相关联的生成多项式208。

继续所述示例，构建模块410可通过将第j行编码为差错部分码字416，根据图1的循环冗余校验机制120来产生差错部分码字416。构建模块410可使用具有图2的多项式阶数210的生产多项式208来计算重组(re-constitution)输出418。表示为“ρ_j”的重组输出418是作为重新编码处理的结果的、与稀疏格式的输入414或其中的一部分相应的差错处理部分118的一部分，诸如少量的CRC比特。

继续所述示例，构建模块410可使用对于计算系统100及计算系统100中的装置已知的生成多项式208，基于多项式除法来产生重组输出418。构建模块410可根据以下等式来产生重组输出418：

ρ_j(x)＝rem{x^ri_j(x),g(x)} 等式(3)。

继续所述示例，重组输出418可被表示为“ρ_j(x)”，生成多项式208可被表示为“g(x)”，并且多项式阶数210可被表示为“r”。项“rem”可表示余项函数。项“i_j(x)”可表示稀疏格式的输入414或其中的一部分。

继续所述示例，构建模块410可通过将稀疏格式的输入414和重组输出418进行组合来产生差错部分码字416。构建模块410可针对差错部分码字416的具体实例或部分，将稀疏格式的输入414的一部分与重组输出418的相应部分进行组合或者将稀疏格式的输入414的一部分附加到重组输出418的相应部分。构建部分410可根据以下等式来产生差错部分码字416：

c_j＝[ρ_j,i_j] 等式(4)。

差错部分码字416可用“c_j”来表示。

构建部分410可基于差错部分码字416、稀疏格式的输入414或它们的组合来产生包括稀疏结构132的奇偶校验参数130。构建模块410可通过针对稀疏结构132或根据稀疏结构132重新布置或重新格式化差错部分码字416、差错部分码字416中的重组输出418或它们的组合，来产生稀疏组成输出420。

继续以上示例，构建模块410可将稀疏组成输出420产生为在特定位置包括差错部分码字416或差错部分码字416中的重组输出418的相应实例或部分的矩阵。作为更加具体的示例，构建模块410可将稀疏组成输出420产生为第j行为ρ_j的矩阵。稀疏组成输出420可表示为“R”。

构建模块410可基于来自差错部分码字416或差错部分码字416中的重组输出418的稀疏组成输出420来产生奇偶校验参数130。继续所述示例，构建模块410可将奇偶校验参数130产生为具有基于块长204、多项式阶数210或它们的组合的大小或尺寸的矩阵。

作为更加具体的示例，构建模块410可将奇偶校验参数130产生为大小或尺寸为“r×(B+r)”的矩阵，其中，“r”表示多项式阶数210，“B”表示块长204。构建模块410可根据以下等式来产生奇偶校验参数130：

H_B＝[I_r,R^T] 等式(5)。

继续所述示例，奇偶校验参数130可用“H_B”来表示。构建模块410可使用基于表示为“I_r”的多项式阶数210而确定大小、大小或尺寸为“r×r”的单位矩阵。构建模块410可根据将基于多项式阶数210而确定大小的单位矩阵与稀疏组成输出420的转置实例进行组合或将基于多项式阶数210而确定大小的单位矩阵附加到稀疏组成输出420的转置实例的操作，产生奇偶校验参数130。

奇偶校验参数130可将包括稀疏结构132的稀疏子矩阵包括在由“r”表示的具体坐标处。继续所述示例，所述具体坐标可与CRC冗余校验比特相应。相应的Tanner图将在这些冗余坐标处具有r个单度数(single degree)节点。

已发现：包括稀疏结构132或基于稀疏结构132的奇偶校验参数130在不影响检错能力的情况下提供低复杂度处理并增加编码增益。包括稀疏结构132或基于稀疏结构132的奇偶校验参数130可使得能够在纠错处理128中使用差错处理部分118来进一步使用差错处理部分118在不降低检错处理126的效率的情况下提供有意义的结果。

已发现：基于单位坐标参数(coordinate-identity parameter)的奇偶校验参数130在不影响检错能力的情况下提供编码增益上的增长。单位坐标参数为奇偶校验参数130提供稀疏结构132。

已发现：基于重组输出418和稀疏组成输出420的奇偶校验参数130对计算系统100提供可实现吞吐量上的增长。基于重组输出418和稀疏组成输出420的奇偶校验参数130使得计算系统100能够可靠地使用差错处理部分118来在不降低检错处理126的效率的情况下进一步增强或最优化纠错处理128。

构建模块410可使用第一通信单元316、第二通信单元336、第一控制单元312、第二控制单元334或它们的组合来产生包括稀疏结构132或基于稀疏结构132的奇偶校验参数130。构建模块410可将包括稀疏结构132或基于稀疏结构132的奇偶校验参数130存储在第一存储单元314、第二存储单元346、第一通信单元316、第二通信单元336或它们的组合中。

差错解码模块412被配置为基于使用差错处理部分118对信息部分116进行解码来估计内容108。差错解码模块412可使用奇偶校验参数130、联合处理机制124或它们的组合来对信息部分116进行解码，以用差错处理部分118来对信息部分116进行解码。

差错解码模块412可用联合处理机制124来实现纠错处理128，其中，所述纠错处理128利用基于稀疏结构132的差错处理部分118、奇偶校验参数130或它们的组合。差错解码模块412还可用联合处理机制124，使用内容处理输出216来实现利用差错处理部分118的纠错处理128。

例如，差错解码模块412可实现包括图2的低强度解码机制218的联合处理机制124。差错解码模块412可用基于稀疏结构132的奇偶校验参数130，使用低强度解码机制218来对信息部分116进行解码。作为更加具体的示例，差错解码模块412可使用图2的衰减置信传播机制(damped-belief propagation mechanism)224以用基于稀疏结构132的奇偶校验参数130和差错处理部分118来对信息部分116进行解码，来估计内容108。

继续所述示例，差错解码模块412可使用低强度解码机制218来实现用于循环冗余校验机制120的低复杂度软输入软输出解码。差错解码模块412可用包括稀疏结构132或基于稀疏结构132的奇偶校验参数130来实现使用衰减置信传播机制224。

继续所述示例，差错解码模块412可基于可变节点值424来计算校验节点值422。对于所有的“(i,j)”，校验节点值422可被表示为“Q(i,j)”，可变节点值424可被表示为“R(i,j)”，使得“H(i,j)＝1”。校验节点值422、可变节点值424或它们的组合可被计算为LLR值。校验节点值422可包括校验节点处可用的外在信息(extrinsic information)。可变节点值424可包括可变节点处的全部信息。

继续所述示例，差错解码模块412可根据衰减置信传播机制224，基于图2的差错解码输入220来初始化校验节点值422。作为更加具体的示例，差错解码输入220可基于包括下述项的差错解码输入220来初始化校验节点值422：图2的针对前一迭代、码字、信号或块、或者是它们的组合的差错解码输出222、内容处理输出216、或差错解码输出222和内容处理输出216的组合。

继续所述示例，差错解码模块412可根据以下等式来初始化校验节点值422：

Q(i,j)＝Λⁱⁿ(j) 等式(6)。

差错解码输入220可被表示为“Λⁱⁿ(j)”。

继续所述示例，差错解码模块412还可基于用差错处理部分118对信息部分116进行的解码，对校验节点值422、可变节点值424、差错解码输入220或它们的组合进行进一步处理以计算差错解码输出222。作为更加具体的示例，差错解码模块412可基于校验节点值422、可变节点值424、差错解码输入220或它们的组合来更新校验节点值422、可变节点值424或它们的组合。作为更加具体的示例，差错解码模块412可控制或减少来自更新其它结果时的处理结果的贡献。

继续所述示例，差错解码模块412还可根据以下等式进行进一步处理以计算差错解码输出222：

等式(7)。

Q(i,j)＝Λⁱⁿ(j)+α∑_k∈I(j)\iR(k,j) 等式(8)。

对于等式(8)，校验节点值422可基于以下更新操作而被更新：用与除“j”以外的索引相应的可变节点值424的一个或更多个实例来更新表示与索引“j”相应的具体比特的外在信息(extrinsic information)的差错解码输入220。

校验节点值422可基于表示为“α”的衰减因子(dampening factor)426而被进一步更新，其中，所述衰减因子426用于降低调整效果以对解码特性提供限制或控制。衰减因子426可包括0和1之间的值，诸如“0<α<1”。

继续所述示例，差错解码模块412可如在等式(7)至(8)中所描述的来更新各种值，直到满足停止标准为止。停止标准可包括关于解码处理的条件或状况，诸如基于针对处理结果的阈值。停止标准还可基于针对迭代次数的最大限制。

继续所述示例，差错解码模块412可根据衰减置信传播机制224，基于校验节点值422、可变节点值424、差错解码输入220或它们的组合的被更新的实例来计算差错解码输出222。差错解码模块412可根据以下等式来计算差错解码输出222：

Λ^x(j)＝∑_k∈I(j)R(k,j) 等式(9)。

差错解码输出222可被表示为“Λ^x(j)”。在CRC解码处理(诸如以联合处理机制124使用差错处理部分118的纠错处理128)之后，差错解码模块412可计算差错解码输出222作为外在输出LLR。

已发现：使用包括稀疏结构132或基于稀疏结构132的奇偶校验参数130进行解码的低强度解码机制218在不影响检错能力的情况下提供增加编码增益的低复杂度处理。低强度解码机制218与包括稀疏结构132或基于稀疏结构132的奇偶校验参数130的组合在实现纠错处理128的过程中从使用差错处理部分118的操作提供有意义的输出。

差错解码输出222可使用第一通信单元316、第二通信单元336、第一控制单元312、第二控制单元334或它们的组合来对差错解码输出222进行解码和计算。差错解码输出222可将包括差错解码输出222、校验节点值422、可变节点值424、差错解码输入220或它们的组合的解码结果存储在第一存储单元314、第二存储单元346、第一通信单元316、第二通信单元336或它们的组合中。

在使用差错处理部分118对用于实现纠错处理128的信息部分116进行解码之后，控制流可传送到验证模块406、内容处理模块404或它们的组合。控制流可根据配置(诸如图2的直接处理机制228、图2的联合更新机制230、图2的列表机制232)来传送。控制流还可基于图2的检错调整226来传送。

计算系统100可基于直接处理机制228、联合更新机制230或列表机制232，使用差错处理部分118来估计内容108。控制流、检错调整226、针对上述操作的顺序或它们的组合可基于或根据直接处理机制228、联合更新机制230或列表机制232。

例如，在用于直接处理机制228、列表机制232或它们的组合的联合差错处理模块408之后，控制流可传送到验证模块406。计算系统100可使用差错解码模块412来用联合处理机制124估计内容108，其中，所述联合处理机制124在用于用差错处理部分118对信息部分116进行解码的内容处理机制212之后被实现。检错调整226可包括基于在验证模块406的联合处理机制124之后实现一次检错处理126的操作来结束控制流，存储或更新存储器信息或这些操作的组合。

还例如，控制流可被传送以使用与联合处理机制124整合的内容处理机制212来估计内容108，其中，所述内容处理机制212用于从信息部分116迭代地估计内容108，所述联合处理机制124用于用差错处理部分118对信息部分116进行单独和另外地解码。计算系统100可基于差错解码输出222来计算内容处理输出216以估计内容108。

还例如，控制流可被传送以基于用于限制检错处理126的检错调整226，使用包括检错处理126的联合处理机制124来估计内容108，其中，所述检错处理126用差错处理部分118来验证对内容108的估计。关于该配置的细节在下面被描述。

为了说明的目的，在使用图1的turbo处理机制112和衰减置信传播机制224的上下文中描述计算系统100。然而，应理解，计算系统100可不同地实现上述处理。例如，计算系统100可实现被刻画为在解码特性上更不具有侵略性的低强度解码机制218的任何实例。还例如，计算系统100可实现纠错处理128的其它实例，诸如极化编码机制。

还为了说明的目的，在利用循环冗余校验机制120的上下文中描述计算系统100。然而，应理解，计算系统100可不同地实现上述处理，诸如针对低密度奇偶校验(LDPC)。

现在参照图5，其中示出图1的计算系统100的示例性操作流程图500。所述示例性操作流程图500可描述图2的直接处理机制228。直接处理机制228可在图2的用于用图1的差错处理部分118对图1的信息部分116进行解码的内容处理机制212之后，使用图1的联合处理机制124来估计图1的内容108。

直接处理机制228可包括内容处理机制212之后实现的用于使用差错处理部分118对信息部分116进行解码的联合处理机制124。直接处理机制228可包括图2的检错调整226，其中，所述检错调整226用于将图1的针对联合处理机制124的检错处理126限制为在图1的使用差错处理部分118的纠错处理128之后进行一次。

在框502，直接处理机制228可包括基于传输块的解码。基于传输块的解码可包括：图4的内容处理模块404实现针对纠错处理128的内容处理机制212。

例如，框502可表示内容处理模块404在没有差错处理部分118的情况下，使用信息部分116针对内容108进行解码。还例如，框502可表示内容处理模块404根据图1的格式化机制110(诸如图1的turbo处理机制112)，基于对信息部分116进行的处理来针对内容108进行解码。关于内容处理模块404的细节在上面已被描述。

在框504，直接处理机制228可包括基于传输块的验证。基于传输块的验证可包括：图4的验证模块406实现检错处理126。

例如，框504可表示验证模块406基于图2的得自解码处理的内容处理输出216执行CRC检错。关于验证模块406的细节在上面已被描述。

当验证模块406指示结果通过或成功时，直接处理机制228可基于内容处理输出216来估计内容108或原始码字。当如框504中所示，对于基于传输块的验证，验证模块406指示失败的结果时，在框506，计算系统100还可验证退出条件。

直接处理机制228可包括内容处理机制212的迭代实现。直接处理机制228可重复如框502、框504和框506中所表示的处理，直到框506中表示的验证退出条件指示满足退出条件(诸如达到迭代的最大限度)为止，而不经过检错处理126。

在框508，直接处理机制228可包括基于差错的解码。基于差错的解码可包括：图4的联合差错处理模块408使用差错处理部分118实现纠错处理128。例如，框508可表示CRC解码、软输入和软输出解码、使用图1的包括稀疏结构132或基于稀疏结构132的奇偶校验参数130的解码或它们的组合。关于联合差错处理模块408的细节在上面已被描述。

在框510，直接处理机制228可包括基于差错的验证。除了框510在如框508中表示的基于差错的解码之后以外，框510中表示的基于差错的验证可与框504中表示的基于传输块的验证相似。基于差错的验证可包括：验证模块406针对图2的来自联合差错处理模块408的差错解码输出222实现检错处理126。

用于直接处理机制228的检错调整226可包括框508中的基于差错的解码以及框510中的在内容处理机制212结束之后仅发生一次的基于差错的验证。计算系统100可根据框510中的基于差错的验证的结果，确定在估计内容108时的全部尝试是成功还是失败。

已发现：包括检错调整226的直接处理机制228提供增加的可实现吞吐量，其中，以高码率、短块长或它们的组合增强了编码增益，而不影响CRC检错能力，其中，如上所述，直接处理机制228用于使用差错处理部分118来实现纠错处理128。用于使用差错处理部分118来实现纠错处理128的直接处理机制228可基于提供附加信息或用差错处理部分118进行解码的操作来增加可实现的吞吐量。检错调整226以及包括稀疏结构132或基于稀疏结构132的奇偶校验参数130可保证：检错处理126的整体性不受利用差错处理部分118进行纠错处理128的操作的损害。

包括检错调整226的直接处理机制228可被实现在图3的第一通信单元316、图3的第二通信单元336、图3的第一控制单元312、图3的第二控制单元334或它们的组合中，或者使用图3的第一通信单元316、图3的第二通信单元336、图3的第一控制单元312、图3的第二控制单元334或它们的组合来实现。例如，包括检错调整226的直接处理机制228可将根据如上所述的包括检错调整226的直接处理机制228布置的电路、线路、路径、门、芯片、功能、指令或它们的组合包括在用于计算系统100的一个或更多个单元中。

现在参照图6，其中显示了图1的计算系统100的进一步的示例性操作流程图600。所述进一步的示例性操作流程图600可描述图2的联合更新机制230。联合更新机制230可使用与图1的联合处理机制124整合的图2的内容处理机制212来估计图1的内容108。

内容处理机制212可用于从图1的信息部分116迭代地估计内容108，联合处理机制124可用于用图1的差错处理部分118对信息部分116进行单独解码。联合更新机制230可包括与内容处理机制212结合实现的或与内容处理机制212整合的联合处理机制124，其中，所述联合处理机制124用于使用差错处理部分118对信息部分116进行解码。

联合更新机制230可基于图2的用于限制检错处理126的检错调整226，使用包括图1的检错处理126的联合处理机制124来估计内容108，其中，所述检错处理126用差错处理部分118验证对内容108的估计。联合更新机制230还可基于各种输出或结果信息(诸如图2的差错解码输出222)而包括各种输入或初始化信息(诸如图2的内容处理输出216)，以估计内容108。

在框602，联合更新机制230可包括检测。计算系统100可通过使用图4的内容处理模块404检测图1的目的地信号122来实现检测。关于内容处理模块404的细节在上面已被描述。

在框502，联合更新机制230可包括基于传输块的解码。基于传输块的解码可包括：内容处理模块404针对图1的纠错处理128实现内容处理机制212。关于框502和内容处理模块404的细节在上面已被描述。

在框504，联合更新机制230中包括基于传输块的验证。基于传输块的验证可包括：图4的验证模块406实现检错处理126。关于框504和验证模块406的细节在上面已被描述。

在框604，联合更新机制230可包括限制机制。所述限制机制可包括检错调整226的实施或一部分。框604可包括用于验证下述索引的检错调整226：所述索引用于指示针对检测、解码或它们的组合的迭代。

例如，用于联合更新机制230的检错调整226可基于未满足预定阈值的迭代而重复框502和504中描述的处理。作为更加具体的示例，当解码迭代计数不大于由计算系统100预先确定的任意数(诸如1和10之间的任意数)时，用于联合更新机制230的检错调整226可重复在框502和框504中描述的处理。

在框508中，联合更新机制230可包括基于差错的解码。联合更新机制230可诸如当迭代计数满足由计算系统100预先确定的阈值时基于检错调整226来实现框508中表示的基于差错的解码。联合更新机制230可包括用图4的联合差错处理模块408实现的框508。关于框508和联合差错处理模块408的细节在上面已被描述。

联合更新机制230可包括针对解码、检测或这些操作的组合的迭代实现以针对内容108进行处理。在框508表示的基于差错的解码之后，联合更新机制230可包括检错调整226以排除或不包括针对差错解码输出222的检错处理。

在框606，联合更新机制230可包括对解码退出的验证。对解码退出的验证可用于停止迭代解码处理。可基于由计算系统100预先确定的解码迭代阈值来停止包括内容处理机制212的迭代解码处理，其中，所述内容处理机制212包括联合处理机制124。

在框608，联合更新机制230可包括更新解码输入。联合更新机制230可提供来自联合差错处理模块408的差错解码输出222作为图2的用于内容处理模块404的内容处理输入214，其中，所述内容处理模块404实现内容处理机制212。例如，表示外在信息的LLR值或由差错解码输出222表示的后验信息可用作如内容处理输入214表示的用于解码器的先验信息。

当针对解码处理的迭代还未达到解码迭代阈值时，联合更新机制230可提供差错解码输出222作为具体用于解码处理的内容处理输入214。联合更新机制230可重复由框502、504、604、508、606、608或它们的组合表示的处理，直到解码迭代计数满足如针对框606考虑的解码迭代阈值为止。

在框610，联合更新机制230可包括对迭代检测解码(IDD)退出的验证。对IDD退出的验证可用于停止组合了检测和解码两者的迭代处理。在解码迭代计数满足如针对框606考虑的解码迭代阈值时，框610中表示的对IDD退出的验证可被考虑。

在框612，联合更新机制230可包括更新检测输入。联合更新机制230可将来自联合差错处理模块408的差错解码输出222作为用于内容处理模块404的内容处理输入214，其中，所述内容处理模块404实现内容处理机制212。

例如，表示外在信息的LLR值或由差错解码输出222表示的后验信息可用作如由内容处理输入214表示的用于检测器的先验信息。作为更加具体的示例，联合处理机制230可用由差错解码输出222表示的CRC输出来更新由内容处理输出216表示的系统化的后验解码器输出，并反馈解码器LLR作为用于检测器的先验信息。

当针对IDD的迭代还未达到由计算系统预先确定的IDD阈值时，联合更新机制230可提供差错解码输出222作为具体用于检测处理的内容处理输入214。联合更新机制230可重复由框602、502、504、604、508、606、608、610、612或它们的组合表示的处理，直到IDD计数满足如针对框610考虑的IDD阈值为止。

在框614，联合更新机制230可包括对解码输出的验证。联合更新机制230可在IDD计数满足IDD阈值时验证差错解码输出222。联合更新机制230可根据针对框614的检错处理126来验证差错解码输出222。例如，联合更新机制230可对基于使用差错处理部分118实现纠错处理128而产生的CRC解码输出(诸如包括图1的具有图1的稀疏结构132的奇偶校验参数130)实现CRC检验。

联合更新机制230可使用验证模块406来验证差错解码输出222。关于验证模块406的细节在上面已被描述。针对联合更新机制230的检错调整可包括IDD处理完成之后发生的对差错解码输出222的验证。计算系统100可基于框614中表示的对解码输出的验证的结果来确定在估计内容108时的全部尝试是成功还是失败。

对于联合更新机制230，根据框604，可在turbo解码迭代循环内的最初的多个turbo解码迭代之后实现软输入软输出CRC解码。可对turbo解码器后验输出采用CRC检测而不对CRC解码器后验输出采用CRC检测，以防止CRC检测失败错误概率增加。

CRC解码器外在软输出可用来在turbo解码迭代循环内更新对第一turbo解码器的先验输入，其中，衰减外在CRC解码器输出可在作为先验被传送到第一分量turbo解码器之前被添加到针对系统化比特的解交织的第二分量turbo解码器外在输出。联合更新机制230可根据以下等式如框608中所表示的更新解码输入：

A_1,i＝sΠ^-1(E_2,i-1)+αΛ^x 等式(10)。

还对于利用IDD架构的联合更新机制230，CRC解码器软外在输出可用来更新后验概率turbo解码器输出、外在输出、在每个IDD迭代或从第二IDD迭代开始的后验解码器输出和外在解码器输出两者的函数的系统化部分。CRC解码器软外在输出可根据以下等式作为先验信息被传送到信道解码器：

L'_APP(sys)＝L_APP(sys)+αΛ^x 等式(11)。

还对于利用IDD架构的联合更新机制230，解码器软输出针对校验符号可不被更新。如以上所解释的，在每个IDD迭代内，CRC输出还可用来更新解码器先验，CRC检测可在turbo解码之后并在CRC解码之前被检验。如果所有的IDD迭代失败，则可对最后的软后验CRC解码器输出测试CRC检测。

已发现：如以上所描述的包括检错调整226的联合更新机制230提供增加的可实现吞吐量，其中，以高码率、短块长或它们的组合增强了编码增益，而不影响CRC检测能力，其中，所述联合更新机制230用于使用差错处理部分118来实现检错处理128。用于使用差错处理部分118来实现检错处理128的联合更新机制230可基于提供附加信息或用差错处理部分118进行解码的操作来增加所述可实现吞吐量。

此外，与包括稀疏结构132或基于稀疏结构132的奇偶校验参数130一起的检错调整226可保证检错处理126的完整性不受利用差错处理部分118进行纠错处理128的损害。还已发现：联合更新机制230可在不影响针对迭代处理架构的CRC检测能力的情况下提供增加的可实现吞吐量。

包括检错调整226的联合更新机制230可被实现在图3的第一通信单元316、图3的第二通信单元336、图3的第一控制单元312、图3的第二控制单元334或它们的组合中，或者使用图3的第一通信单元316、图3的第二通信单元336、图3的第一控制单元312、图3的第二控制单元334或它们的组合来实现。例如，包括检错调整226的联合更新机制230可将根据如上所述的包括检错调整226的联合更新机制230而布置的电路、线路、路径、门、芯片、功能、指令或它们的组合包括在用于计算系统100的一个或更多个单元中。

现在参照图7，其中显示了图1的计算系统100的另外的示例性操作流程图700。所述另外的示例性操作流程图700可描述图2的列表机制232。列表机制232可使用与图1的联合处理机制124整合的图2的内容处理机制212来估计图1的内容108。

内容处理机制212可用于从图1的信息部分116迭代地估计内容108，联合处理机制124可用于用图1的差错处理部分118对信息部分116进行单独解码。列表机制232可包括结合内容处理机制212实现的或与内容处理机制212整合的联合处理机制124，其中，所述联合处理机制124用于使用差错处理部分118对信息部分116进行解码。

列表机制232可基于图2的用于限制检错处理126的检错调整226，使用包括图1的检错处理126的联合处理机制124来估计内容108，其中，所述检错处理126用差错处理部分118来验证对内容108的估计。列表机制232还可基于各种输出或结果信息(诸如图2的差错解码输出222)而进一步包括各种输入或初始化信息(诸如图2的内容处理输出216)，以估计内容108。

与如以上所描述的图6的联合更新机制230类似，列表机制232可包括框602中的检测，包括框502中的基于传输块的解码，包括框504中的基于传输块的验证，包括框508中的基于差错的解码或它们的组合。计算系统100可使用图4的内容处理模块404、图4的验证模块406、图4的联合差错处理模块408或它们的组合来实现由框602、框502、框504、框508或它们的组合表示的一个或更多个处理。关于框602、框502、框504、框508、内容处理模块404、验证模块406、联合差错处理模块408或它们的组合的细节在上面已被描述。

列表机制232可包括以上针对图5的直接处理机制228所描述的框510中的基于差错的验证。基于差错的验证可包括：验证模块406通过图1的利用差错处理部分118的纠错处理12在对信息部分116进行解码之后实现检错处理126。关于框510和验证模块406的细节在上面已被描述。

列表机制232可包括框702中的更新列表。列表机制232可包括保持(holding)列表703。保持列表703可包括与解码结果相应的记录或存储的信息。

例如，保持列表703可包括差错解码输出222、内容处理输出216或它们的组合的一个或更多个实施例。作为更加详细地示例，保持列表703可包括与码字、用于处理特殊码字的具体迭代或它们的组合的实例相应的解码输出。

列表机制232可按各种方式实现保持列表703。例如，保持列表703可使用缓冲器、表、动态存储器或它们的组合来实现。

列表机制232可更新保持列表703以包括如框702所表示的用于实现更新列表的差错解码输出222。当如框510中所表示的实现检错处理126的验证模块406指示差错解码输出222通过或满足检错处理126时，列表机制232可更新保持列表703。

在迭代地实现内容处理机制212期间，列表机制232可包括用于实现针对差错解码输出222的检错处理126的检错调整226。列表机制232可包括检错调整226以将差错解码输出222的通过实例或满足实例存储到保持列表703，同时继续进行如由内容处理机制212所表示的迭代解码处理、IDD处理或它们的组合。

列表机制232可包括框606中的对解码退出的验证。对解码退出的验证可用于停止如以上在图6中所描述的迭代解码处理。列表机制230可在更新如框702中所表示的保持列表703之后实现框606。当实现如框510中所表示的检错处理126的验证模块406指示差错解码输出222使检错处理126失败时，列表机制232还可在不更新保持列表703的情况下实现框606。

列表机制232可重复由框502、504、508、510、702、606或它们的组合表示的处理，直到解码迭代计数满足如针对框606所考虑的解码迭代阈值为止。列表机制232可包括如图6中所示的框610中的对IDD退出的验证。列表机制232还可包括在如图6中所示的框612中的更新检测输入。列表机制232可重复由框602、502、504、508、510、702、606、610、612或它们的组合表示的处理，直到IDD计数满足如针对框610所考虑的IDD阈值为止。

列表机制232可包括框704中的验证列表大小。列表机制232可通过确定保持列表703中的数据或条目的计数或数量来验证列表大小。列表机制232可将保持列表703中的所述计数或所述数量与由计算系统100预先确定的阈值计数进行比较。

列表机制232可包括框706中的从列表进行输出。列表机制232可通过利用保持列表703中的差错解码输出222来实现从列表进行输出，以估计内容108。列表机制232可诸如当保持列表703包括差错解码输出222的一个条目或实例时基于阈值计数来实现框706。

列表机制232可包括框708中的对列表进行编码。列表机制232可通过对保持列表703中的差错解码输出222的每个矢量或实例进行编码来实现对列表的编码。列表机制232可诸如当保持列表703包括多于差错解码输出222的一个条目或实例时基于阈值计数来实现框708。列表机制232可使用图1的格式化机制110来进行编码。

列表机制232可包括框710中的交织。列表机制232可通过对保持列表703中的被编码的条目或信息进行交织或重新布置来实现交织处理。列表机制232可根据格式化机制110来实现框710。

列表机制232可包括框712中的拾取码字。列表机制232可通过使用最后的检测器输出选择具有最大LLR可靠度的码字的输出实例来实现所述拾取处理。列表机制232可将码字选为保持列表703内的条目中的一个被编码且被交织的实例。

列表机制232可包括另外地管理保持列表703的检错调整226。列表机制232可包括框704、706、708、710、712或它们的组合中所描述的用于管理保持列表703并确定表示对内容108的估计的码字的处理。

对于列表机制232，CRC软解码可用来迭代地产生Turbo码字的列表。为了迭代地产生保持列表703中的码字的列表，当对Turbo解码器输出的CRC检测测试失败时，可在每次Turbo解码迭代之后对Turbo解码器后验输出采用CRC解码。随后可再次对CRC解码器软后验输出测试CRC检测，并且当硬判决字通过CRC测试时将CRC检测附到保持列表703。

尽管可在Turbo解码器和CRC解码器之后采用CRC检测测试，但是可在对Turbo解码器输出的CRC检测通过了所述测试时终止解码，或者在达到turbo解码迭代的最大次数时终止解码。处理的这种组合可防止CRC检测失败概率的增加。对于剩余的迭代，每当来自CRC解码器输出的新的硬判决矢量通过所述CRC检测测试时，可在不终止解码的情况下将所述字添加到保持列表703。

在全部turbo解码迭代用尽但对turbo解码器输出的CRC测试没有通过时，关于保持列表703具有最高似然值的码字可被选为输出。为了找出最大似然(ML)turbo码字，关于保持列表703的每个硬判决矢量可在通过合适的交织和码率匹配之后被编码为turbo码字。然后关于保持列表703的每个码字的可靠度可针对信道检测器输出LLR或其最近的实例而被测量。

列表机制232可根据以下等式进行测量：

等式(12)。

项“N”可表示在码率匹配之后的总比特数。项“(2T(c)–1)”可表示被编码的经过码率匹配的码字的符号。信道检测器602针对比特“i”的外在输出可被表示为x_i。列表机制232可从保持列表703选择与最大ML矩阵关联或产生最大ML矩阵的码字。

已发现：包括检错调整226的列表机制232提供增加的可实现吞吐量，其中，以高码率、短块长或它们的组合增强了编码增益，而不影响CRC检测能力，其中，所述列表机制232用于如以上所描述的使用差错处理部分118来实现纠错处理128。用于使用差错处理部分118来实现纠错处理128的列表机制232可基于提供附加信息的操作或用差错处理部分118进行解码的操作来增加可实现吞吐量。

此外，与包括稀疏结构132或基于图1的稀疏结构132的奇偶校验参数130一起的检错调整226可保证：检错处理126的完整性不受利用差错处理部分118进行纠错处理128的损害。还已发现：列表机制232可在不影响用于迭代处理架构的CRC检测能力的情况下提供增加的可实现吞吐量。

包括检错调整226的列表机制232可实现在图3的第一通信单元316、图3的第二通信单元336、图3的第一控制单元312、图3的第二控制单元334或它们的组合中，或者可使用图3的第一通信单元316、图3的第二通信单元336、图3的第一控制单元312、图3的第二控制单元334或它们的组合来实现。例如，包括检错调整226的列表机制232可将根据如上所述的包括检错调整226的列表机制232布置的电路、线路、路径、门、芯片、功能、指令或它们的组合包括在计算系统100的一个或更多个单元中。

现在参照图8，其中显示了本发明的另一实施例中的计算系统的操作方法的流程图800。所述方法800包括：在块802，访问包括信息部分和差错处理部分的目的地信号，其中，所述信息部分用于表示内容，所述差错处理部分用于描述与内容相关的信息部分。在块804，从目的地信号产生基于稀疏结构的奇偶校验参数；在块806，基于使用差错处理部分和奇偶校验参数对信息部分进行的解码来估计内容。

在本申请中描述的模块可以是图3的第一通信单元316、图3的第二通信单元336、图3的第一控制单元312、图3的第二控制单元334或它们的组合中的包括无源电路、有源电路或两者的硬件实施方式或硬件加速度计。所述模块还可以是除了图3的第一通信单元316、图3的第二通信单元336、图3的第一控制单元312、图3的第二控制单元334或它们的组合之外的图1的第一装置102、图1的第二装置106或它们的组合内的包括无源电路、有源电路或两者的硬件实施方式或硬件加速度计。

已用模块功能或顺序将图1的计算系统100描述为示例。计算系统100可不同地对模块进行划分或不同地对模块进行排序。例如，图4的访问模块和内容处理模块404可被组合。还例如，验证模块406可被分为两个模块，一个在内容处理模块404之后，另一个在图4的联合差错处理模块408之后。

为了说明的目的，各种模块已被描述为具体针对第一装置102、第二装置106或它们的组合。然而，将理解，所述模块可被不同地分配。例如，各种模块可被实现在不同的装置上，或者模块的功能可在多个装置之间被分配。作为又一示例。各种模块可被存储在非暂时性存储介质中。

作为更加具体的示例，上述一个或更多个模块可被存储在非暂时性存储介质中以分布到不同的系统、不同的装置、不同的用户或它们的组合，从而进行制造或进行所述操作的组合。作为又一更加具体的示例，上述模块可使用单个硬件单元(诸如芯片或处理器)来实现或存储，或者在多个硬件单元之间被实现或存储。

在本申请中描述的模块可被存储在非暂时性计算机可读介质中。第一通信单元316、第二通信单元336、第一控制单元312、第二控制单元334或它们的组合可表示非暂时性计算机可读介质。第一通信单元316、第二通信单元336、第一控制单元312、第二控制单元334或它们的组合，或者是图3的第一通信单元316、图3的第二通信单元336、图3的第一控制单元312、图3的第二控制单元334中的一部分可从第一装置102、第二装置106或它们的组合移除。非暂时性计算机可读介质的示例可以是非易失性存储卡或存储棒、外设硬盘驱动器、磁带或光盘。

来自图1的纠错处理128的图1的目的地信号122的物理传输导致物理世界中的动作(诸如因对其中的服务内容的处理而产生的为用户在第一用户装置102上显示或重建的内容)，其中，图1的纠错处理128使用具有图1的稀疏结构132的图1的差错处理部分118。在第一用户装置102上再现的内容(诸如导航信息或呼叫者的语音信号)会影响用户的动作(诸如跟随导航信息或回复所述呼叫者)。物理世界中的动作导致信道测量、第一用户装置102的地理位置、干扰传输或它们的组合的改变，这会被反馈给计算系统100并影响图1的奇偶校验参数130和图2的差错解码输出222。

所述方法、处理、设备、装置、产品和/或系统是简单、划算、不复杂、高度通用、准确、灵敏和有效的，并可通过采用已知的组件来实现以进行迅速、有效且经济的制造、应用和利用。本发明的实施例的另一重要方面在于：它可有益地支持和服务于减少成本、简化系统和提高性能的历史趋势。

本发明的实施例的这些和其它有益方面因而使所述技术的状态至少推进到下一水平。

尽管已结合具体最佳模式描述了本发明，但是应该理解，许多可替代物、修改和改变鉴于前面的描述对于本领域的技术人员而言将是明显的。因此，意图包含落入权利要求的范围内的所有这样的可替代物、修改和改变。在此阐述或在附图中示出的所有事物将按照说明而非限制性的含义来解释。

Claims (13)

1.一种计算系统，包括：

装置间接口，被配置为访问包括信息部分和差错处理部分的目的地信号，其中，信息部分用于表示内容，差错处理部分用于描述信息部分；

通信单元，被耦接到装置间接口，所述通信单元被配置为：

从目的地信号基于稀疏结构产生奇偶校验参数，

基于使用差错处理部分和奇偶校验参数对信息部分进行的解码来估计内容，其中，通信单元还被配置为：

基于目的地信号的信息部分来产生包括稀疏结构的稀疏格式的输入；

使用稀疏格式的输入和具有预定多项式阶数的生成多项式，基于多项式除法来产生重组输出；

基于重组输出来产生奇偶校验参数。

2.如权利要求1所述的系统，其中，通信单元还被配置为：利用基于稀疏结构的奇偶校验参数，采用低强度解码机制来对信息部分进行解码。

3.如权利要求1所述的系统，其中，通信单元还被配置为：

利用信息部分，使用内容处理机制来估计内容；

在内容处理机制之后使用联合处理机制以利用差错处理部分对信息部分进行解码，来估计内容。

4.如权利要求1所述的系统，其中，通信单元还被配置为：

使用与联合处理机制整合的内容处理机制来估计内容，其中，内容处理机制用于从信息部分迭代地估计内容，联合处理机制用于使用差错处理部分对信息部分进行单独解码。

5.如权利要求1所述的系统，其中，通信单元还被配置为：

基于用于限制检错处理的检错调整，使用包括检错处理的联合处理机制来估计内容，其中，检错处理利用差错处理部分来验证对内容的估计。

6.如权利要求1所述的系统，其中，通信单元还被配置为：

基于利用差错处理部分对信息部分进行的解码来计算差错解码输出；

基于差错解码输出来计算内容处理输出，以估计内容。

7.如权利要求1所述的系统，其中，通信单元还被配置为：

基于与产生差错处理部分的操作相关联的生成多项式来产生差错部分码字；

基于差错部分码字来产生奇偶校验参数。

8.如权利要求1所述的系统，其中，通信单元还被配置为：

使用衰减置信传播机制以使用差错处理部分和基于稀疏结构的奇偶校验参数来对信息部分进行解码，来估计内容。

9.如权利要求1所述的系统，其中，通信单元还被配置为：

基于直接处理机制、联合更新机制或列表机制，使用差错处理部分来估计内容。

10.一种计算系统的操作方法，包括：

访问包括信息部分和差错处理部分的目的地信号，其中，信息部分用于表示内容，差错处理部分用于描述信息部分；

从目的地信号基于稀疏结构产生奇偶校验参数；

基于使用差错处理部分和奇偶校验参数对信息部分进行的解码来估计内容，

其中，产生奇偶校验参数的步骤包括：

基于目的地信号的信息部分来产生包括稀疏结构的稀疏格式的输入；

使用稀疏格式的输入和具有预定多项式阶数的生成多项式，基于多项式除法来产生重组输出；

基于重组输出来产生奇偶校验参数。

11.如权利要求10所述的方法，其中，估计内容的步骤包括：利用基于稀疏结构的奇偶校验参数，采用低强度解码机制来对信息部分进行解码。

12.如权利要求10所述的方法，其中，估计内容的步骤包括：

利用信息部分，使用内容处理机制来估计内容；

在内容处理机制之后使用联合处理机制以利用差错处理部分对信息部分进行解码，来估计内容。

13.如权利要求10所述的方法，其中，估计内容的步骤包括：

使用与联合处理机制整合的内容处理机制来估计内容，其中，内容处理机制用于从信息部分迭代地估计内容，联合处理机制用于使用差错处理部分对信息部分进行单独解码。

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