CN105974245B - 一种全冗余的合并单元装置 - Google Patents
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Abstract
一种全冗余的合并单元装置，通过硬件和数据处理单元的全冗余设计将冗余的采样值SV输出给继电保护装置，继电保护装置通过对SV的冗余处理来有效判断其是否存在异常，防止单系统下任一元件损坏和任一软件模块的异常造成的保护误动作的发生，同时可以及时发现装置故障，及时告警和维修，确保程序的运行、数据的输出是可靠的。该合并单元装置可直接应用于工程应用的过程层设备中。
Description
技术领域
本发明属于输变电领域，特别涉及到一种全冗余的合并单元装置。
背景技术
目前，智能变电站为变电站的自动化运行和管理带来深远的影响和巨大的变革，是智能电网建设的重要组成部分，在经济和技术方面都有着重大意义。随着数字化通信技术在智能变电站内的广泛应用，合并单元已成为变电站内信号采样、传输过程中的重要环节，其功能和性能受到广泛关注。然而，智能变电站作为一个新兴的技术领域，合并单元采用的也是新技术，由于处于技术发展的初期，功能及稳定性等各方面还不够成熟。因此，合并单元性能的提高是保证智能变电站稳定、可靠的运行重要方面。
过程层设备的合并单元作为遵循IEC61850标准的数字化变电站间隔层、站控层设备的电压和电流的来源,它通过IEC61850-9-2的报文发送给保护装置，保护装置获得合并单元发送过来实时数据，来判别系统是否发生了故障，是否要输出跳闸命令,合并单元的系统的电压和电流实时值的正确性尤其重要,一旦合并单元误输出不正常的大值，会引起保护误动作，严重时会造成全变电站失压.
现有技术实现中，大多数只进行双AD冗余技术进行防误。但是此种技术只能防止AD转换的环节出现异常，对于CT转换环节，AD采样输出后的环节出现问题，均不能有效告警，因此如果这些没有防误的环节出现问题，则极有可能导致装置在不告警的情况下误输出数据给保护。本发明采用一种全冗余的方法来有效抵御合并单元任意1个元件或软件出现异常时，保护不误输出跳闸命令，该方法简单明了，具备较强的可实施性。
发明内容
本发明的目的在于提供一种过程层设备即全冗余的合并单元装置用于有效地监测整个合并单元装置中的每个元件是否正常、软件是否正常运行，如有异常能及时地告知保护装置。本发明旨在提高过程层设备和保护设备的安全动作行为。
本发明通过过程层装置系统的全冗余设计，包括硬件部分、和数据处理部分均实现全冗余设计，将冗余的采样信号值SV输出给继电保护装置，继电保护装置通过对SV的冗余处理来有效判断其是否存在异常，防止单系统下硬件的损坏和软件的异常造成的保护误动作的发生。硬件的损坏包括装置内部电流互感器的二次部分虚接，调理电路损坏，AD采样芯片损坏，DSP芯片损坏等，可用硬件冗余解决。软件的异常包括由于各种原因导致的软件运行异常，其中典型的是由于宇宙高频射线及芯片封装材料的α射线引起芯片程序区或者全局变量区数据的电平反转，致使程序区或数据区被意外修改，可用软件冗余解决。
本发明采用以下技术方案实现：
一种全冗余的合并单元装置，包括CT、第一组AD转换芯片、第二组AD转换芯片、FPGA、第一DSP芯片、第二DSP芯片；其特征在于：
将CT增加零序电流CT；
在FPGA中设置FPGA第一采样模块和FPGA第二采样模块，FPGA第一SV输出模块和FPGA第二SV输出模块；
所述CT的采样数据同时通过第一组AD转换芯片上传至FPGA第一采样模块，通过第二组AD转换芯片上传至FPGA第二采样模块；
FPGA第一采样模块、FPGA第二采样模块将采样数据组帧后分别上传至第一DSP芯片和第二DSP芯片；
第一DSP芯片和第二DSP芯片分别对采样数据进行插值处理、刻度系数转换后以IEC61850-9-2报文形式上送至FPGA第一SV输出模块和FPGA第二SV输出模块，FPGA第一SV输出模块和FPGA第二SV输出模块通过分时复用的方式将各自接收到的IEC61850-9-2报文数据从同一个光以太网口输出给继电保护装置。
本发明还优选包括以下技术方案：
当FPGA第一采样模块输出采样脉冲给第一组AD转换芯片时，所述第一组AD转换芯片通过输出数据总线将电流传感器CT采样数据传输至FPGA第一采样模块的串口输入端；
当FPGA第二采样模块输出采样脉冲给第二组AD转换芯片时，所述第二组AD转换芯片通过输出数据总线将电流传感器CT采样数据传输至FPGA第二采样模块的串口输入端。
第一DSP芯片将接收到的由FPGA第一采样模块上传的采样数据后，将此采样数据同时发送至两个冗余设置的数据处理单元，两个冗余设置的数据处理单元分别对数据进行插值处理、刻度系数转换后以IEC61850-9-2形式输出；当两个冗余设置的数据处理单元所输出的IEC61850-9-2报文数据不同时，则电流型合并单元装置告警异常，闭锁SV输出。
第二DSP芯片将接收到的由FPGA第二采样模块上传的采样数据后，将所述采样数据同时发送至两个冗余设置的数据处理单元，两个冗余设置的数据处理单元分别对数据进行插值处理、刻度系数转换后以IEC61850-9-2的格式输出，当两个冗余设置的数据处理单元所输出的IEC61850-9-2报文数据不同时，则电流型合并单元装置告警异常，闭锁SV输出。
本发明的有益效果是，通过全冗余的配置可以使合并单元的输出更加可靠、可信，结构简单，可实施性强。
附图说明
图1为零序CT的连接图。
图2为本发明公开的全冗余的电流型合并单元装置结构框图；
具体实施方式
下面结合说明书附图对本发明的技术方案作进一步详细介绍。
在本申请实施例中，采用零序电流I0，作为A相电流Ia，B相电流Ib，C相电流Ic的校验。将Ia，Ib，Ic三个CT的原边绕在一起，作为I0的原边。正常情况下Ia、Ib、Ic瞬时值的电流之和应等于I0，因此副边的二次电流换算出的一次电流之和应满足以下关系：Ia+Ib+Ic＝I0。
当某一时间断面上述公式不满足时，说明CT的副边电流的下游元器件出现问题，该数据段面的数据异常。如附图1所示。
附图2为全冗余的电流型合并单元的整体结构框架图。AD芯片实现全冗余设计，分别为第一组AD转换芯片和第二组AD转换芯片。FPGA设置FPGA第一采样模块、FPGA第二采样模块、FPGA第一SV输出模块和FPGA第二SV输出模块。FPGA第一采样模块、FPGA第二采样模块为两个相互独立的模块，分别控制第一组AD转换芯片和第二组AD转换芯片的采样，采集其输出。
FPGA采样完毕后，将第一组AD转换芯片和第二组AD转换芯片输出的数据存入两块独立的内存当中，通过两路独立的串行总线将数据分别送入第一DSP芯片和第二DSP芯片中，即实现的全路冗余的采样、输入、存取、输出。
详细来说，第一组AD转换芯片由FPGA第一采样模块驱动采集。FPGA第一采样模块会输出采样脉冲给第一组AD转换芯片。第一组AD转换芯片输出BUSY信号(忙信号)给FPGA第一采样模块。第一组AD转换芯片收到采样脉冲后，开启采样，此时第一组AD转换芯片一直保持BUSY信号为高电平。当转换完毕后BUSY信号变为低电平。FPGA第一采样模块等待BUSY信号为低时，通过使能信号线和读信号依次将各个寄存器读出，得到第一组AD转换芯片的各输出数据，存入FPGA第一采样模块的内存中，待数据接收完毕，将数据打包，附带上第一组AD转换芯片有效标志位和数据校验位通过串行数据总线打入第一DSP芯片的的DMA区域。当某个AD转换芯片未焊接或者坏掉之后，此片第一组AD转换芯片的BUSY信号一直为高，FPGA第一采样模块会将相应数据区赋0，并置无效标记。
第二组AD转换芯片由FPGA第二采样模块驱动采集。FPGA第二采样模块会输出采样脉冲给第二组AD转换芯片。第二组AD转换芯片输出BUSY信号(忙信号)给FPGA第二采样模块。第二组AD转换芯片收到采样脉冲后，开启采样，此时第二组AD转换芯片一直保持BUSY信号为高电平。当转换完毕后BUSY信号变为低电平。FPGA第二采样模块第二采样模块等待BUSY信号为低时，通过使能信号线和读信号依次将各个寄存器读出，得到第二组AD转换芯片的输出数据，存入FPGA第二采样模块的内存中，待数据接收完毕，将数据打包，附带上第二组AD转换芯片有效标志位和数据校验位通过串行数据总线打入第二DSP芯片的DMA区域。当某个芯片未焊接或者坏掉之后，此片第二组AD转换芯片的BUSY信号一直为高，FPGA第二采样模块会将相应数据区赋0，并置无效标记。
两片独立的DSP芯片分别为第一DSP芯片和第二DSP芯片。、第一DSP芯片分为第一DSP数据处理单元一和第一DSP数据处理单元二，两个单元对进来的数据分别进行处理，组成同一帧输出。第二DSP数据处理芯片相同的原理。这样的设计实现了双重冗余。数据处理包括插值和刻度转换。
插值可采用一次插值算法和二次插值算法。其中二次插值算法也被称作为拉格朗日插值算法二次插值算法与一次插值算法相比较，有更好的正弦曲线拟合度，可以更大范围的满足准确度的要求。
第一DSP数据处理单元一和第一DSP数据处理单元二不分主备，共享相同的输入。装置正常运行工况下，二者的输出相同。电流型合并单元装置自行检测到输出不同时，发出异常告警信号，SV输出闭锁。
第二DSP数据处理单元一和第二DSP数据处理单元二不分主备，共享相同的输入。装置正常运行工况下，二者的输出相同。电流型合并单元装置自行检测到输出不同时，发出异常告警信号，SV输出闭锁。
FPGA芯片设计有两个独立的SV输出模块，分别为FPGA第一SV输出模块和FPGA第二SV输出模块。其输出实现SV定时发送，分时复用的功能。第一DSP数据处理芯片会将数据帧发送给FPGA第一SV输出模块，同时赋上升沿儿发送标志。当8000HZ脉冲偶数脉冲上升沿时，FPGA启动MAC发送。
第二DSP数据处理芯片会将数据帧发送给FPGA第二SV输出模块，同时赋上升沿儿发送标志。当8000HZ脉冲奇数脉冲上升沿时，FPGA启动MAC发送。
如此，即可实现FPGA对于两帧全冗余的报文的分时复用传输的功能。
由于两个DSP的数据，根源上都是同一个CT，区别仅在于从CT引入的通道不同。因此，两片CPU的数据应该在同一范围内有较小的差别，其差别主要来源于AD转换芯片的采样差异和刻度系数等微小差异。因此，可以进行两个DSP芯片的数据定期互换校验。双机通讯可以通过双机的串行数据总线进行周期性的交换，采用DMA方式，发送和接收端设置的DMA长度应该一致。要根据SPORT口的速率判断每个周期最大传送的字节数。如果判断有异常，超过了误差的最大门槛，则认为是有一片芯片输出存在问题，装置及时告警，闭锁SV输出。
Claims (3)
1.一种全冗余的合并单元装置，包括电流传感器CT、第一组AD转换芯片、第二组AD转换芯片、现场可编程门阵列FPGA、第一DSP芯片、第二DSP芯片；其特征在于：
在电流传感器CT中增加零序电流测量端；
在FPGA中设置FPGA第一采样模块和FPGA第二采样模块、FPGA第一SV输出模块和FPGA第二SV输出模块；
所述电流互感器CT采样数据同时通过第一组AD转换芯片上传至FPGA第一采样模块，通过第二组AD转换芯片上传至FPGA第二采样模块；
FPGA第一采样模块、FPGA第二采样模块将采样数据组帧后分别上传至第一DSP芯片和第二DSP芯片；
第一DSP芯片包括两个冗余设置的数据处理单元即第一DSP数据处理单元一和第一DSP数据处理单元二；
第二DSP芯片也包括两个冗余设置的数据处理单元即第二DSP数据处理单元一和第二DSP数据处理单元二；
第一DSP芯片和第二DSP芯片分别对采样数据进行插值处理、刻度系数转换后转换成IEC61850-9-2数据报文分别上送至FPGA第一SV输出模块和FPGA第二SV输出模块，FPGA第一SV输出模块和FPGA第二SV输出模块通过分时复用的方式将各自接收到的IEC61850-9-2报文数据从同一个光以太网口输出给继电保护装置；
电流互感器CT的三相电流和零序电流的采样值会上传到第一DSP芯片内部，三相电流的和应该与零序电流的数值相等，第一DSP芯片据此进行检查校验；如果发现三相电流之和不等于零序电流，则可以认定装置存在故障，告警，及时检修，并闭锁SV输出。
2.根据权利要求1所述的全冗余的合并单元装置，其特征在于：
当FPGA第一采样模块输出采样脉冲给第一组AD转换芯片时，所述第一组AD转换芯片通过输出数据总线将电流传感器CT采样数据传输至FPGA第一采样模块的串口输入端；
当FPGA第二采样模块输出采样脉冲给第二组AD转换芯片时，所述第二组AD转换芯片通过输出数据总线将电流传感器CT采样数据传输至FPGA第二采样模块的串口输入端。
3.根据权利要求1或2所述的全冗余的合并单元装置，其特征在于：
第一DSP芯片将接收到的由FPGA第一采样模块上传的采样数据后，将所述采样数据同时发送至两个冗余设置的数据处理单元，两个冗余设置的数据处理单元分别对数据进行插值处理、刻度系数转换后以IEC61850-9-2报文形式输出；当两个冗余设置的数据处理单元所输出的IEC61850-9-2报文数据不同时，则电流型合并单元装置告警异常，闭锁SV输出；第二DSP芯片将接收到的由FPGA第二采样模块上传的采样数据后，将所述组帧后的数据同时发送至两个冗余设置的数据处理单元，两个冗余设置的数据处理单元分别对数据进行插值处理、刻度系数转换后以IEC61850-9-2报文形式输出，当两个冗余设置的数据处理单元所输出的IEC61850-9-2报文数据不同时，则电流型合并单元装置告警异常，闭锁SV输出。
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| COR | Change of bibliographic data | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |