CN105955380A - 基于输出电压分段的psm模式自适应电压调节器 - Google Patents

Abstract

本发明公开的一种基于输出电压分段的PSM模式自适应电压调节器，旨在提供一种瞬态响应特性好、轻载下功率变换效率高、能有效降低负载处理器CPU功耗的电压调节器。本发明通过下述技术方案予以实现：时钟信号产生器根据外部CPU请求的控制信号，产生负载处理器时钟、延迟线复位信号和延迟测试信号三个时钟信号；延迟线复位信号上升沿比延迟测试信号的上升沿滞后一个负载处理器时钟信号的时钟周期T_S；当在T_S内测试信号传输到触发器D2的数据输入端时，负载处理器CPU根据延迟测试信号在延迟线中的传输情况判断功率变换器的输出电压是否能使CPU的关键路径正常工作，并根据检测的结果调节功率变换器的输出电压，CPU延迟自适应地调节到T_S的L/(L+ΔL)倍。

Description

基于输出电压分段的PSM模式自适应电压调节器

技术领域

本发明属于电力电子技术领域，用于面向处理器(CPU或DSP)负载的具有数字控制功能的电源电压的自适应在线调节。

背景技术

随着集成电路集成度的提高，集成电路的功率密度越来越大，处理器功耗高达一百多瓦，散热器体积庞大且价格昂贵。同时，电池技术的发展速度远远落后于集成电路对电能的需求，这已成为制约集成电路发展的重要因素。很多复杂的电子部件，如中央处理器CPU和数字信号处理器DSP，都能在不同的时钟频率下工作。高频工作的数字电路中，门电路的开关功耗是功耗的主要组成部分，开关功耗与工作频率成正比，与工作电压的平方成正比(P＝fCV²)。对于给定的工作任务，CPU或DSP完成任务所需的时钟周期个数是确定的，只降低CPU或DSP的工作频率而不改变其工作电压，完成此任务消耗的总能量是基本不变的。而在工作频率固定时，适当降低CPU或DSP的电源电压，其消耗的能量将明显减小。根据不同的工艺偏差、温度和负载工作频率实时地自适应调节负载供电电压，使其能量消耗最小化，这种低功耗方法称为自适应电压调节(AVS，Adaptive Voltage Scaling)。

现有的自适应电压调节方法主要有以下几种：

1)Mukti Barai等人利用ADC、DPID、DPWM构成控制环路做成自适应DC-DC变换器(见文献“Dual-Mode Multiple-Band Digital Controller for High-Frequency DC-DC Converter”,Power Electronics,IEEE Transactions on Volume 24,Issue 3,March 2009Page(s):752-766)，但此法需要数字环路补偿。而数字环路补偿通常需要经过建模得到补偿参数，而建模所得的参数不可能非常精确，这样必然会导致补偿环路或多或少地产生振荡现象，并最终导致输出电压不稳定。

2)Shidhartha Das等人根据电压调节过程中负载电路CPU或DSP的运行出错率来调节电压，同时用错误校正机制纠正错误来实现自适应电压调节(见文献“RazorII:In SituError Detection and Correction for PVT and SER Tolerance”,Solid-State Circuits,IEEE Journalof Volume 44,Issue 1,Jan.2009Page(s):32-48)，但此法实现复杂，且系统纠错耗费时间。

3)Dae Woon Kang等人基于有限状态机设计了全数字的不需要比例、积分和微分PID补偿的自适应Buck功率变换器(见文献“A High-Efficiency Fully Digital Synchronous BuckConverter Power Delivery System Based on a Finite-State Machine”,Very Large Scale Integration(VLSI)Systems,IEEE Transactions on Volume 14,Issue 3,March 2006Page(s):229-240)，但其电路实现较本发明所述方法更为复杂。

4)脉冲跨周期调制(Pulse Skip Modulation，PSM)通过跳过一定的时钟周期调节输出电压，当输出电压高于设定值的时候，功率管控制信号跳过、不导通功率管；当输出电压低于设定值时，功率管控制信号有脉冲信号导通功率管。PSM控制器具有轻负载下效率高、鲁棒性强、响应速度快、抗干扰能力强、电磁兼容特性好等优点。中国专利申请号CN101995895B，2012.06.13，公开的一种基于PSM调制模式的自适应电压调节器，是由甄少伟等人基于PSM模式构建的自适应电压调节器，但此法功率管最大开管(导通)占空比受限于输出电压的最小值，输出电压向上调节的瞬态响应能力较差。

发明内容

本发明目的是针对现有技术存在的不足之处，提供一种具有更好的瞬态响应特性、轻载下效率高、功率变换器控制环路不需要补偿、鲁棒性强、能够有效降低负载处理器的功耗，基于输出电压分段的PSM模式自适应电压调节器。

本发明的上述目的可以通过以下措施来实现，一种基于输出电压分段的PSM模式自适应电压调节器，包括一个时钟信号产生器CLKG、一段延迟线、触发器、n个比较器、编码器、数字DPWM信号产生电路、与非门G1和一个缓冲器，其特征在于：n个比较器输出的数字信号经过编码器后输入到DPWM信号产生电路，DPWM信号产生电路将产生不同占空比的脉冲信号输入到与非门G1的一个输入端，与非门G1的输出信号经缓冲器作用后，控制外部功率变换器主开关管的导通或截止；时钟信号产生器CLKG根据外部负载处理器CPU请求的工作频率的控制信号CLKG_Ctrl，产生负载处理器时钟CLK_CPU、延迟线复位信号RST和延迟测试信号TCLK三个时钟信号；其中，延迟线复位信号RST输入到延迟线复位端和触发器D2的边沿触发端，延迟测试信号TCLK输入到延迟线的延迟测试端，负载处理器的时钟信号CLK_CPU输入到负载处理器的时钟信号输入端，延迟线复位信号RST和延迟测试信号TCLK为负载处理器CPU时钟信号CLK_CPU的N分频信号，且延迟线复位信号RST上升沿比延迟测试信号TCLK的上升沿滞后一个负载处理器时钟信号CLK_CPU的时钟周期T_S；当在一个时钟周期T_S内测试信号TCLK传输到触发器D2的数据输入端时，CPU根据延迟测试信号TCLK在延迟线中的传输情况判断功率变换器的输出电压是否能使负载处理器的关键路径正常工作，并根据检测的结果调节功率变换器的输出电压，当负载处理器CPU中关键路径延迟过大时，导通一个时钟周期，提高电压V_DD，减小关键路径延迟，当负载处理器中关键路径延迟过小时，跳过一个时钟周期，降低电压V_DD和负载处理器的能量消耗，负载处理器CPU关键路径的延迟自适应地调节到T_S的L/(L+ΔL)倍，其中，L为关键路径长度，ΔL是延迟线长度的裕度，L+ΔL为延迟线的长度，N为≥2的整数。

本发明相比于现有技术具有如下有益效果：

1、较普通PSM模式自适应电压调节器具有更好的瞬态响应特性。本发明针对普通脉冲跨周期调制(PSM)自适应电压调节器输出电压调节瞬态响应速度慢的问题，通过输出电压分段控制，较现有的普通PSM模式自适应电压调节器可以实现更好的瞬态响应特性。在输出电压较高时可以使用更大的功率管导通占空比D_{MAX_SEG,2}、D_{MAX_SEG,3}、…D_{MAX_SEG,n+1}，向上调压的速度更快，具有更好的瞬态响应能力，采用多个比较器来判断输出电压的范围,选择不同的能量脉冲进行控制,克服现有技术基于普通PSM模式的自适应电压调节器，若要保证变换器工作在DCM模式，功率管最大导通占空比受功率变换器输出电压最小值的限制，最大为D_{MAX_PSM}(＝D_{MAX_SEG,1})；当输出电压向上调节，输出电压较高时，调压速度较慢的不足。

2、在轻负载下效率较采用PWM模式的自适应电压调节器高。功率变换器处于轻负载或者待机状态时，由于负载上流过电流较小，功率开关管导通损耗可以忽略，开关损耗成为系统的主要功耗来源。轻载时，PSM模式通过跳过时钟周期，使功率管的开关次数减少，从而降低开关损耗，达到了提高功率变换效率的目的。

3、功率变换器控制环路不需要补偿，鲁棒性强。本发明采用比较器输出的数字信号经过编码器后输入到DPWM信号产生电路，DPWM信号产生电路将产生不同占空比的脉冲信号输入到与非门G1的一个输入端，与非门G1的输出信号经缓冲器作用后用于控制外部功率变换器主开关管的导通或截止。使用PSM模式的最大的优点之一就是环路不需要补偿即可稳定，鲁棒性强。解决了传统的自适应电压调节器采用PWM模式，需要经过复杂的环路建模确定补偿参数的缺陷。大量仿真结果表明，当输入电压、参考电压、负载或变换器其它参数发生变化时，该自适应电压调节器仍然具有良好的鲁棒性和控制性能。

4、能够有效地降低负载处理器的功耗。本发明根据负载处理器当前工作时钟频率的不同自适应地调节负载处理器的工作电压，保证负载处理器在给定的工作时钟频率下工作电压最低，从而有效地降低负载处理器的功耗。对于处理器为代表的大规模数字电路，当其中的关键路径(负载处理器中最长的工作路径)延迟小于一个时钟周期时，可以正常工作。而关键路径延迟与其工作电压成反比，过低的工作电压将增大关键路径的延迟从而使处理器不能正常工作。采用延迟线复制负载处理器的关键路径，采用负载处理器工作时钟的N分频信号作为延迟测试信号，用触发器检测延迟测试信号在延迟线中传输速度是否达到要求。当负载处理器在一定工作频率下，若工作电压V_DD过高，在一个负载处理器的工作时钟周期内，延迟测试信号能够通过延迟线，则设法关断外部功率变换器的功率管以降低工作电压；当延迟测试信号不能通过延迟线，则采用一个由输出电压分段确定的较大的开管占空比信号导通外部功率开关管以提高工作电压，最终实现保证负载处理器在给定的工作时钟频率下工作电压最低，从而有效地降低负载处理器的功耗。该电压调节技术可降低负载10％～90％的功耗，且额外引入的面积不超过总面积的10％，可以根据不同的负载工作状态、制造工艺和环境温度自适应调节负载处理器的供电电压，使得负载在完成同样任务下所消耗的能量最小。

本发明时钟信号产生器CLKG根据外部负载处理器请求的工作频率的控制信号CLKG_Ctrl产生三个时钟信号：负载处理器时钟信号CLK_CPU、延迟线复位信号RST和延迟测试信号TCLK；所述延迟线复位信号RST和延迟测试信号TCLK为负载处理器时钟信号CLK_CPU的N分频信号，N为大于等于2的整数，且延迟线复位信号RST上升沿比延迟测试信号TCLK的上升沿滞后一个负载处理器时钟信号CLK_CPU的时钟周期。根据延迟测试信号TCLK在延迟线中的传输情况判断功率变换器的输出电压是否能使负载处理器的关键路径正常工作，并根据检测的结果调节Buck功率变换器的输出电压。当负载处理器中关键路径延迟过大时，导通一个时钟周期从而提高电压V_DD，减小关键路径延迟；当负载处理器中关键路径延迟过小时，跳过一个时钟周期，从而使电压V_DD降低，降低负载处理器的能量消耗。延迟线的长度为L+ΔL，使得负载处理器关键路径的延迟自适应地调节到T_S的L/(L+ΔL)倍，在保证延迟量留有一定裕度的情况下将V_DD调节到最低，最大限度地降低负载处理器的能量消耗。所以，本发明能够根据负载处理器当前工作时钟频率的不同自适应地调节其工作电压，保证负载处理器在给定的工作时钟频率下工作电压最低，从而有效地降低负载处理器的功耗。

本发明基于输出电压分段的PSM模式自适应电压调节器具有响应速度快、轻载下效率高、鲁棒性强等优点，特别适合于便携式产品的电源管理芯片。

附图说明

下面结合附图对本发明进行进一步说明。

图1为本发明基于输出电压分段的PSM模式自适应电压调节器的电路原理示意图。

图2是图1延迟线的电路结构图。

图3是图1正常工作的时序图。

图4是图1输出电压V_DD向上调节时瞬态响应过程的示意图。

具体实施方式

参阅图1。在以下描述的实施例中，一种基于输出电压分段的PSM模式自适应电压调节器，包括一个时钟信号产生器CLKG、一段延迟线、两个触发器D1和D2、n个比较器(n为大于等于1的整数)、一个编码器、一个数字PWM信号产生电路、一个与非门G1和一个缓冲器；其中，n个比较器输出的数字信号经过编码器后输入到DPWM信号产生电路，DPWM信号产生电路将产生不同占空比的脉冲信号输入到与非门G1的一个输入端，与非门G1的输出信号经缓冲器作用后，控制外部功率变换器主开关管的导通或截止；时钟信号产生器CLKG通过一段延迟线连接触发器D2，触发器D2串联触发器D1，触发器D1通过与非门G1电连接缓冲器，同时通过串联线路上的数字脉冲宽度调制DPWM信号产生电路和编码器电连接n个比较器，比较器电连接Buck功率变换器输出端上的电源V_DD。n个比较器的功能可以用模数转换器实现，n为大于等于1的整数。所述缓冲器由数字逻辑单元电路实现，其作用是将与非门G1的输出信号变换成外部功率变换器中功率开关管的栅控信号：当外部功率变换器中功率开关管为PMOS时，缓冲器输出信号与与非门G1的输出信号同相；当外部功率变换器中功率开关管为NMOS时，缓冲器输出信号与与非门G1的输出信号反相。

当V_DD较高时，测试信号TCLK将在一个时钟周期T_S内传输到触发器D2的数据输入端，CPU正常工作；反之，当V_DD较低时，测试信号TCLK在一个时钟周期T_S内不能传输到触发器D2的数据输入端，则CPU不能正常工作；当在一个时钟周期T_S内TCLK刚好传输到触发器D2的数据输入端时，CPU中的关键路径延迟为T_S的L/(L+ΔL)倍，则此时CPU的供电电压V_DD在保证有一定裕度的前提下最低。

当功率变换器的输出电压V_DD较低时，测试信号TCLK在一个时钟周期T_S内不能传输到触发器D2的数据输入端；当RST上升沿出现时，触发器D2将延迟线输出的低电平锁存，触发器D2的输出信号Skip为低电平；当数字PWM信号产生电路输出信号的上升沿出现时，触发器D2输出的低电平存入触发器D1中，触发器D1的输出信号为高电平，即与非门G1的输入端a为高电平，与非门G1的输出是数字PWM信号产生电路输出信号取反后的信号。

外部时钟信号源为时钟信号产生器CLKG提供参考时钟CLK_REF；时钟信号产生器CLKG根据外部负载处理器请求的工作频率的控制信号CLKG_Ctrl产生三个时钟信号：负载处理器时钟CLK_CPU、延迟线复位信号RST和延迟测试信号TCLK；所述延迟线复位信号RST和延迟测试信号TCLK为负载处理器时钟信号CLK_CPU的N分频信号，N为大于等于2的整数，且延迟线复位信号RST上升沿比延迟测试信号TCLK的上升沿滞后一个负载处理器时钟信号CLK_CPU的时钟周期T_S；其中，延迟线复位信号RST输入到延迟线复位端和触发器D2的边沿触发端；延迟测试信号TCLK输入到延迟线的延迟测试端；负载处理器的时钟信号CLK_CPU输入到负载处理器的时钟信号输入端。

延迟线的输出OY输入到触发器D2的数据输入端，触发器D2的同相输出信号Skip输入到触发器D1的数据输入端，触发器D1的反相输出端输入到与非门G1的一个输入端。外部功率变换器的输出电压V_DD同时为外部负载处理器和延迟线供电，输出电压V_DD同时与n个参考电压V_R,1、V_R,2、…V_R,i、…V_R,n进行比较，其中，V_DD,L＜V_R,1＜V_R,2＜V_R,3＜…V_R,i＜…＜V_R,n＜V_DD,H,V_DD,L是自适应电压调节过程中V_DD的下边界电压，V_DD,H是自适应电压调节过程中V_DD的上边界电压。当V_DD大于某个参考电压时，比较器输出高或低电平，否则输出低或高电平。比较器输出的数字信号经过编码器后输入到DPWM信号产生电路，DPWM信号产生电路产生不同占空比的脉冲信号输入到与非门G1的另一个输入端。与非门G1的输出信号经缓冲器作用后用于控制外部功率变换器的主开关管的导通或截止。

上述方案中，外部负载处理器可以是CPU，也可以是DSP或其他数字处理部件，功率变换器可以是Boost、Buck或其它拓扑结构。本发明中以负载处理器为CPU、功率变换器为Buck拓扑结构进行描述。Buck功率变换器的输出端V_DD给CPU和延迟线同时供电；外部时钟信号源为时钟信号产生器CLKG提供参考时钟信号CLK_REF。延迟线长度超过外部负载处理器CPU关键路径长度L，超过部分ΔL为长度裕度，且ΔL为外部负载处理器CPU关键路径长度L的5％～30％，典型值为25％。所述缓冲器由数字逻辑单元电路实现，其作用是将与非门G1的输出信号变换成外部Buck功率变换器中功率开关管的栅控信号：当外部Buck功率变换器中功率开关管为PMOS时，缓冲器输出信号与与非门G1的输出信号同相；当外部Buck功率变换器中功率开关管为NMOS时，缓冲器输出信号与与非门G1的输出信号反相。

设负载处理器CPU时钟信号CLK_CPU频率为f，周期为T_S＝1/f。当V_DD较高时，测试信号TCLK将在一个时钟周期T_S内传输到触发器D2的数据输入端，CPU可以正常工作；反之，当V_DD较低时，测试信号TCLK在一个时钟周期T_S内不能传输到触发器D2的数据输入端，则CPU不能正常工作；当在一个时钟周期T_S内TCLK刚好传输到触发器D2的数据输入端时，CPU中的关键路径延迟为T_S的L/(L+ΔL)倍，则此时CPU的供电电压V_DD在保证有一定裕度的前提下最低。

在自适应电压调节器控制下，Buck功率变换器为CPU负载提供电源，延迟测试信号TCLK是负载处理器CPU时钟信号CLK_CPU的N分频时钟(每经过N个时钟周期T_S进行一次延迟测试，以下叙述过程中设N＝2)；延迟线复位信号RST与延迟测试信号TCLK频率相同，但延迟复位信号RST上升沿比延迟测试信号TCLK的上升沿滞后一个负载处理器CPU时钟信号CLK_CPU的时钟周期。电压和频率调节完成后系统正常工作过程的具体时序如图3所示。

当V_DD过低时，此时延迟线处于欠压状态，在一个时钟周期T_S内，延迟测试信号TCLK的高电平不能传输到延迟线的输出端，此时延迟线输出信号OY为低电平。因为延迟线复位信号RST比延迟测试信号TCLK滞后一个时钟周期T_S，当RST上升沿出现时，触发器D2将延迟线输出的低电平锁存，触发器D2的输出信号Skip为低电平。当DPWM信号产生电路输出信号的上升沿出现时，触发器D2输出的低电平存入触发器D1中，触发器D1的输出信号为高电平，即与非门G1的输入端a为高电平，与非门G1的输出是DPWM信号产生电路输出信号取反后的信号。也就是说，当DPWM信号产生电路的输出信号为高电平时，与非门G1输出为低电平；当DPWM信号产生电路的输出信号为低电平时，与非门G1输出为高电平。设DPWM信号产生电路产生的时钟信号是占空比为1-D的恒频时钟信号，则经与非门G1取反后，驱动功率开关管M的信号为占空比为D的恒频时钟信号，功率开关管M以占空比D导通，Buck功率变换器的输出电压V_DD开始上升。

在输出电压V_DD的调节过程中，假设某一时刻Buck功率变换器的输出电压V_DD从低于参考电压V_R,i的电压V_X向高于参考电压V_R,i的电压V_Y调节，(V_X＜V_R,i＜V_Y,i为满足1≤i≤n的整数)，在输出电压分段控制的作用下，当V_DD由低于V_R,i变为高于V_R,i时，外部Buck功率变换器的功率开关管的控制脉冲的开管占空比将由D_{MAX_SEG,i}切换成D_{MAX_SEG,i+1}(D_{MAX_SEG,i+1}＞D_{MAX_SEG,i})。与普通PSM模式自适应电压调节器相比，本发明在输出电压较高时可以使用更大的功率管导通占空比D_{MAX_SEG,2}、D_{MAX_SEG,3}、…D_{MAX_SEG,n+1}；由于功率管开管占空比的增大，上述的基于输出电压分段的PSM模式自适应电压调节器输出电压的向上调节速度将得到如图4所示的明显提高。

当V_DD过高时(此时延迟线处于过压状态)，在一个时钟周期T_S内，延迟测试信号TCLK的高电平能够传输到延迟线的输出端，此时延迟线输出信号OY为高电平。因为延迟线复位信号RST比延迟测试信号TCLK滞后一个时钟周期T_S，当RST上升沿出现时，触发器D2将延迟线输出的高电平锁存，触发器D2的输出信号Skip为高电平。当DPWM电路输出信号的上升沿出现时，触发器D2输出的高电平存入触发器D1中，触发器D1的输出信号为低电平，即与非门G1的输入端a为低电平。此时，不管DPWM信号产生电路的输出信号为高电平还是低电平，与非门G1输出都为高电平。功率开关管M关断，Buck功率变换器的输出电压V_DD开始下降。

假设Buck功率变换器输出电压稳定后其输出电压纹波为ΔV，电压纹波ΔV的存在不会影响CPU的正常工作。负载CPU的临界延迟时间为T_S的L/(L+ΔL)倍，典型值可以取L/(L+ΔL)为80％，此时ΔL长度为L的25％(ΔL过小，受工艺偏差或输出电压纹波的影响，Buck功率变换器的输出电压可能不能保证负载正常工作；ΔL过大，会造成在给定的工作频率下，负载电压过高，不能最大限度地节省能量。

如图2所示。延迟线由带一个反相输入端的或非门级联而成，延迟线长度由长度为L和ΔL的两部分构成，长度为L的部分是负载处理器关键路径的复制，长度为ΔL的部分是延迟线长度的裕度；延迟线的长度裕度ΔL为外部负载处理器关键路径长度L的5％～30％。

n个参考电压V_R,1、V_R,2、…V_R,i、…V_R,n将功率变换器的输出电压V_DD的调节范围分成n+1段，分别为[V_DD,L,V_R,1)、[V_R,1,V_R,2)、…[V_R,i-1,V_R,i)、[V_R,i,V_R,i+1)、…[V_R,n,V_DD,H]，i为满足1≤i≤n的整数；V_DD,L是自适应电压调节过程中V_DD的下边界电压，V_DD,H是自适应电压调节过程中V_DD的上边界电压。

对于普通PSM模式Buck功率变换器，输入和输出电压固定。用V_IN表示Buck功率变换器的输入电压，V_DD表示输出电压。L_P表示储能电感值，T_P表示功率管的一个开关周期，D_{MAX_FIX}表示Buck功率变换器工作于DCM模式下可用的最大开管(导通)占空比，则有

$\frac{\frac{V_{IN}-V_{DD}}{L_P}}{\frac{V_{DD}}{L_P}}=\frac{(1-D_{MAX\_FIX})\·T_P}{D_{MAX\_FIX}\·T_P}$

可得

$D_{MAX\_FIX}=\frac{V_{DD}}{V_{IN}}$

对于基于普通PSM模式的自适应电压调节器，输入电压可能在一定范围内变化，输出电压在一个确定的范围内调节，要保证在整个输入和输出电压范围内Buck功率变换器都工作在DCM模式，要求基于普通PSM模式的自适应电压调节器功率管控制信号的最大开管占空比为

$D_{MAX\_PSM}=\frac{V_{DD,L}}{V_{IN,MAX}}$

其中，V_DD,L表示外部Buck功率变换器输出电压调节范围的下边界电压，V_IN,MAX表示外部Buck功率变换器输入电压的最大值。

本发明提供的基于输出电压分段的PSM模式自适应电压调节器，当Buck功率变换器的输出电压在[V_R,i-1,V_R,i]范围调节时，PSM调制信号的最大开管占空比为

$D_{MAX\_SEG,i}=\frac{V_{R,i-1}}{V_{IN,MAX}}$

当Buck功率变换器的输出电压在[V_R,i,V_R,i+1]范围调节时，PSM调制信号的最大开管占空比为

$D_{MAX\_SEG,i+1}=\frac{V_{R,i}}{V_{IN,MAX}}$

因为V_DD,L≤V_R,i-1＜V_R,i，所以D_{MAX_PSM}≤D_{MAX_SEG,i}＜D_{MAX_SEG,i+1}。

在图3所示的系统正常工作时的时序图中，CLK_CPU、TCLK、RST是由CLKG产生的三个时钟信号。其中TCLK和RST是CLK_CPU的N分频(每经过N个时钟周期T_S进行一次延迟测试)，在图3中N＝2。RST比TCLK滞后一个T_S时钟周期。

参阅图4。在输出电压V_DD向上调节时瞬态响应过程中，假设某一时刻Buck功率变换器的输出电压V_DD从低于参考电压V_R,i的电压V_X向高于参考电压V_R,i的电压V_Y调节(V_X＜V_R,i＜V_Y,i为满足1≤i≤n的整数)，在输出电压分段控制的作用下，当V_DD由低于V_R,i变为高于V_R,i时，外部Buck功率变换器的功率开关管的控制脉冲的开管占空比将由D_{MAX_SEG,i}切换成D_{MAX_SEG,i+1}(D_{MAX_SEG,i+1}＞D_{MAX_SEG,i})。与普通PSM模式自适应电压调节器相比，本发明在输出电压较高时可以使用更大的功率管导通占空比D_{MAX_SEG},2、D_{MAX_SEG},3、…D_{MAX_SEG},n+1；由于功率管开管占空比的增大，上述的基于输出电压分段的PSM模式自适应电压调节器输出电压的向上调节速度将得到如图4所示瞬态响应曲线的明显提高。

]本发明提供的基于输出电压分段的PSM模式自适应电压调节器，可整个与外部负载处理器CPU以及功率变换器集成同一个芯片中。该自适应电压调节器适用于各种开关电源拓扑，包括隔离式、非隔离式、Boost、Buck、Buck-Boost、Flyback、Forward、Cuk等电路。其中所述延迟线的基本延迟单元也可以由或非门构成，也可以由其它基本逻辑门构成，也可以由基本逻辑门和电容结合构成。

Claims (10)

1.一种基于输出电压分段的PSM模式自适应电压调节器，包括一个时钟信号产生器CLKG、一段延迟线、触发器、n个比较器、编码器、数字DPWM信号产生电路、与非门G1和一个缓冲器，其特征在于：n个比较器输出的数字信号经过编码器后输入到DPWM信号产生电路，DPWM信号产生电路将产生不同占空比的脉冲信号输入到与非门G1的一个输入端，与非门G1的输出信号经缓冲器作用后，控制外部功率变换器主开关管的导通或截止；时钟信号产生器CLKG根据外部负载处理器CPU请求的工作频率的控制信号CLKG_Ctrl，产生负载处理器时钟CLK_CPU、延迟线复位信号RST和延迟测试信号TCLK三个时钟信号；其中，延迟线复位信号RST输入到延迟线复位端和触发器D2的边沿触发端，延迟测试信号TCLK输入到延迟线的延迟测试端，负载处理器的时钟信号CLK_CPU输入到负载处理器的时钟信号输入端，延迟线复位信号RST和延迟测试信号TCLK为负载处理器CPU时钟信号CLK_CPU的N分频信号，且延迟线复位信号RST上升沿比延迟测试信号TCLK的上升沿滞后一个负载处理器时钟信号CLK_CPU的时钟周期T_S；当在一个时钟周期T_S内测试信号TCLK传输到触发器D2的数据输入端时，CPU根据延迟测试信号TCLK在延迟线中的传输情况判断功率变换器的输出电压是否能使负载处理器的关键路径正常工作，并根据检测的结果调节功率变换器的输出电压，当负载处理器CPU中关键路径延迟过大时，导通一个时钟周期，提高电压V_DD，减小关键路径延迟，当负载处理器中关键路径延迟过小时，跳过一个时钟周期，降低电压V_DD和负载处理器的能量消耗，负载处理器CPU关键路径的延迟自适应地调节到T_S的L/(L+ΔL)倍，其中，L为关键路径长度，ΔL是延迟线长度的裕度，L+ΔL为延迟线的长度，N为≥2的整数。

2.根据权利要求1所述的基于输出电压分段的PSM模式自适应电压调节器，时钟信号产生器CLKG通过一段延迟线连接触发器D2，触发器D2串联触发器D1，触发器D1通过与非门G1电连接缓冲器，同时通过串联线路上的数字脉冲宽度调制DPWM信号产生电路和编码器电路连接n个比较器，n个比较器电连接Buck功率变换器输出端上的电源V_DD，n为大于等于1的整数。

3.根据权利要求1所述的基于输出电压分段的PSM模式自适应电压调节器，其特征在于，所述缓冲器由数字逻辑单元电路实现，该缓冲器将与非门G1的输出信号变换成外部功率变换器中功率开关管的栅控信号，当外部功率变换器中功率开关管为PMOS时，缓冲器输出信号与与非门G1的输出信号同相；当外部功率变换器中功率开关管为NMOS时，缓冲器输出信号与与非门G1的输出信号反相。

4.根据权利要求1所述的基于输出电压分段的PSM模式自适应电压调节器，其特征在于，延迟线由带一个反相输入端的或非门级联而成，延迟线长度由长度为L和ΔL的两部分构成，长度为L的部分是负载处理器关键路径的复制，长度为ΔL的部分是延迟线长度的裕度；延迟线的长度裕度ΔL为外部负载处理器关键路径长度L的5％～30％。

5.根据权利要求1所述的基于输出电压分段的PSM模式自适应电压调节器，其特征在于，当V_DD较高时，测试信号TCLK将在一个时钟周期T_S内传输到触发器D2的数据输入端，CPU正常工作；反之，当V_DD较低时，测试信号TCLK在一个时钟周期T_S内不能传输到触发器D2的数据输入端，则CPU不能正常工作；当在一个时钟周期T_S内TCLK刚好传输到触发器D2的数据输入端时，CPU中的关键路径延迟为T_S的L/(L+ΔL)倍，则此时CPU的供电电压V_DD在保证有一定裕度的前提下最低。

6.根据权利要求1所述的基于输出电压分段的PSM模式自适应电压调节器，其特征在于，当功率变换器的输出电压V_DD较低时，测试信号TCLK在一个时钟周期T_S内不能传输到触发器D2的数据输入端；当RST上升沿出现时，触发器D2将延迟线输出的低电平锁存，触发器D2的输出信号Skip为低电平；当数字PWM信号产生电路输出信号的上升沿出现时，触发器D2输出的低电平存入触发器D1中，触发器D1的输出信号为高电平，即与非门G1的输入端a为高电平，与非门G1的输出是数字PWM信号产生电路输出信号取反后的信号。

7.根据权利要求1所述的基于输出电压分段的PSM模式自适应电压调节器，其特征在于，延迟线的输出OY输入到触发器D2的数据输入端，触发器D2的同相输出信号Skip输入到触发器D1的数据输入端，触发器D1的反相输出端输入到与非门G1的一个输入端。

8.根据权利要求1所述的基于输出电压分段的PSM模式自适应电压调节器，其特征在于，外部功率变换器的输出电压V_DD同时为外部负载处理器和延迟线供电，输出电压V_DD同时与n个参考电压V_R,1、V_R,2、…V_R,i、…V_R,n进行比较，当V_DD大于某个参考电压时，比较器输出高或低电平，否则输出低或高电平，其中，V_DD,L＜V_R,1＜V_R,2＜V_R,3＜…V_R,i＜…＜V_R,n＜V_DD,H,V_DD,L是自适应电压调节过程中V_DD的下边界电压，V_DD,H是自适应电压调节过程中V_DD的上边界电压。

9.根据权利要求8所述的基于输出电压分段的PSM模式自适应电压调节器，其特征在于，n个参考电压V_R,1、V_R,2、…V_R,i、…V_R,n将功率变换器的输出电压V_DD的调节范围分成n+1段，分别为[V_DD,L,V_R,1)、[V_R,1,V_R,2)、…[V_R,i-1,V_R,i)、[V_R,i,V_R,i+1)、…[V_R,n,V_DD,H]，i为满足1≤i≤n的整数。

10.根据权利要求9所述的基于输出电压分段的PSM模式自适应电压调节器，其特征在于，当功率变换器的输出电压在[V_R,i-1,V_R,i]范围调节时，PSM调制信号的最大开管占空比为当功率变换器的输出电压在[V_R,I,V_R,i+1]范围调节时，PSM调制信号的最大开管占空比为V_DD,L≤V_R,i-1＜V_R,i，D_{MAX_SEG,1}≤D_{MAX_SEG,i}＜D_{MAX_SEG,i+1}。