CN105933974A - 时钟同步设备及基站系统 - Google Patents

Abstract

一种时钟同步设备及基站系统，包括微控制器、数模转换器、恒温晶体振荡器、比较器及IRIG‑B编解码器；所述IRIG‑B编解码器包括解码输入接口、解码输出接口、编码输入接口及编码输出接口；所述数模转换器的输入端与所述微控制器的输出接口连接、输出端与所述恒温晶体振荡器的输入端连接；所述恒温晶体振荡器的输出端与所述比较低的第一输入端、所述编码输入接口连接；所述比较器的第二输入端与所述解码输出接口连接；所述比较器的结果输出端连接所述微控制器的输入接口。该时钟同步设备及基站系统，兼容性好。

Description

时钟同步设备及基站系统

技术领域

本发明涉及配电网时间同步技术领域，尤其涉及一种时钟同步设备及基站系统。

背景技术

在配电网的时间同步系统中，IRIG-B(Inter Range Instrumentation Group，一种串行时间码)码被广泛应用于同步时间信号的传输。应用于配电网的LTE(Long Term Evolution，长期演进)通信系统的时钟同步接口除了卫星授时接口外还包括PTP(Precision Time Protocol，精确时间协议)接口、1PPS+TOD(1 Pulse Per Second，秒脉冲；TOD协议)接口、DCLS接口等。现有的时钟同步设备提供有TTL(Transistor Transistor Logic，晶体管-晶体管逻辑)、光纤等种类的接口实现IRIG-B码的传输。

通过上述方式实现IRIG-B码的传输功能，在实现时钟同步的过程中存在兼容性问题。

发明内容

基于此，为了提高配电网通信系统与时间同步系统的兼容性，有必要提供一种兼容性好的时钟同步设备及基站系统。

一种时钟同步设备，包括微控制器、数模转换器、恒温晶体振荡器、比较器及IRIG-B编解码器；所述IRIG-B编解码器包括解码输入接口、解码输出接口、编码输入接口及编码输出接口；

所述数模转换器的输入端与所述微控制器的输出接口连接、输出端与所述恒温晶体振荡器的输入端连接；所述恒温晶体振荡器的输出端与所述比较低的第一输入端、所述编码输入接口连接；所述比较器的第二输入端与所述解码输出接口连接；所述比较器的结果输出端连接所述微控制器的输入接口。

一种基站系统，包括射频拉远系统及与所述频拉远系统连接的基带处理系统；所述基带处理系统包括上述的时钟同步设备。

上述时钟同步设备及基站系统，在完成时钟同步时，IRIG-B编解码器通过所述解码输入接口接收编码数据，并对所述编码数据进行解码得到时间信息及秒脉冲；比较器判断所述秒脉冲与所述恒温晶体振荡器输出的脉冲信号的相位差是否在小于预设阈值得到判断结果；微控制器根据所述判断结果通过调节所述数模转换器的电压大小使得所述恒温晶体振荡器输出所述相位差小于所述预设阈值的驯服信号；最后，IRIG-B编解码器对所述驯服信号及所述时间信息进行编码得到输出数据，并通过所述编码输出接口输出所述输出数据。可以通过该输出数据对其它设备进行授时，以达到与其它设备时钟同步的目的，由于该设备包括解码输入接口及编码输出接口，且通过所述解码输入接口接收编码数据，通过所述编码输出接口输出所述输出数据，因此，其兼容性好。

附图说明

图1为一实施例的时钟同步设备的结构图；

图2为图1的时钟同步设备的一个应用场景图；

图3为图1的时钟同步设备的另一个应用场景图；

图4为一实施例的基站系统的结构图。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/和”包括一个或多个相关的所列项目的任意的和所有的组合。

如图1所示，为本发明一实施例的时钟同步设备，包括微控制器110、数模转换器130、恒温晶体振荡器150、比较器(图未示)、IRIG-B编解码器(图未示)、解码输入接口IRIG-B_in、解码输出接口(图未示)、编码输入接口(图未示)及编码输出接口IRIG-B_out。

所述数模转换器130的输入端与所述微控制器110的输出接口连接、输出端与所述恒温晶体振荡器150的输入端连接；所述恒温晶体振荡器150的输出端与所述比较器的第一输入端、所述解码输入接口连接；所述比较器的第二输入端与所述解码输出接口连接，所述比较器的结果输出端连接所述微控制器110的输入接口。

所述IRIG-B编解码器，用于通过所述解码输入接口IRIG-B_in接收编码数据，并对所述编码数据进行解码得到时间信息及秒脉冲。编码数据可以为经过卫星授时的主时钟利用IRIG-B码接口发送的时间信息及秒脉冲。

所述比较器，用于判断所述秒脉冲与所述恒温晶体振荡器150输出的脉冲信号的相位差是否在小于预设阈值得到判断结果。

所述微控制器110，用于根据所述判断结果通过调节所述数模转换器130的电压大小使得所述恒温晶体振荡器150输出所述相位差小于所述预设阈值的驯服信号。其中，预设阈值为预设的一个很小的值，如10^-12，使得恒温晶体振荡器150输出与秒脉冲基本一致的脉冲信号，即为驯服信号。

所述IRIG-B编解码器，还用对所述驯服信号及所述时间信息进行编码得到输出数据，并通过所述编码输出接口IRIG-B_out输出所述输出数据。

由于接收到的秒脉冲为经常可能是断断续续的信号而无法长时间提供时钟信号，将驯服信号代替秒脉冲，并将驯服信号及所述时间信息进行编码得到输出数据，并通过所述编码输出接口IRIG-B_out输出所述输出数据。如此，可以通过恒温晶体振荡器150产生自身的时钟信号即驯服信号，并将该驯服信号代替秒脉冲打包发送至其它设备进行授时。

上述时钟同步设备的应用场景如图2所示，该时钟同步设备设置于基站上，IRIG-B编解码器通过所述解码输入接口IRIG-B_in接收编码数据，并对所述编码数据进行解码得到时间信息及秒脉冲。编码数据为经过卫星授时的主时钟利用IRIG-B码接口发送的时间信息及秒脉冲。

上述时钟同步设备，在完成时钟同步时，IRIG-B编解码器通过所述解码输入接口IRIG-B_in接收编码数据，并对所述编码数据进行解码得到时间信息及秒脉冲；比较器确定所述秒脉冲与所述恒温晶体振荡器150输出的脉冲信号的相位差是否在小于预设阈值得到判断结果；微控制器110根据所述判断结果通过调节所述数模转换器130的电压大小使得所述恒温晶体振荡器150输出所述相位差小于所述预设阈值的驯服信号；最后，IRIG-B编解码器对所述驯服信号及所述时间信息进行编码得到输出数据，并通过所述编码输出接口IRIG-B_out输出所述输出数据。可以通过该输出数据对其它设备进行授时，以达到与其它设备时钟同步的目的，由于该设备包括解码输入接口IRIG-B_in及编码输出接口IRIG-B_out，且通过所述解码输入接口IRIG-B_in接收编码数据，通过所述编码输出接口IRIG-B_out输出所述输出数据，因此，其兼容性好。

在其中一个实施例中，所述比较器及IRIG-B编解码器集成在FPGA(Field-Programmable Gate Array，即现场可编程门阵列)平台170上；所述FPGA平台170与所述微控制器110通信连接。可以理解地，在其它实施例中，比较器及IRIG-B编解码器也可以通过其它可编程器件实现。

在其中一个实施例中，还包括卫星接收器120。所述FPGA平台170还包括UART(通用异步收发传输器，Universal Asynchronous Receiver/Transmitter)接口及时钟接口。所述卫星接收器120通过所述UART接口及所述时钟接口与所述卫星接收器120连接。所述卫星接收器120，用于接收时间信息及秒脉冲。其中，UART接口传输时间信息，时钟接口传输秒脉冲。

请结合参阅图3，该时钟同步设备设置于基站上，本实施例的应用场景还可以包括：通过卫星接收器120接收时间信息及秒脉冲，然后再通过比较器确定所述秒脉冲与所述恒温晶体振荡器150输出的脉冲信号的相位差是否在小于预设阈值得到判断结果；最后，微控制器110根据所述判断结果通过调节所述数模转换器130的电压大小使得所述恒温晶体振荡器150输出所述相位差小于所述预设阈值的驯服信号。如此，实现通过卫星接收器120对本申请的时钟同步系统进行授时，达到与卫星时钟同步的目的。进一步地，还可以通过IRIG-B编解码器对所述驯服信号及所述时间信息进行编码得到输出数据，并通过所述编码输出接口输出所述输出数据。通过该输出数据对其它设备进行授时，以达到与其它设备时钟同步的目的。

请继续参阅图1，在其中一个实施例中，还包括光收发器140。光收发器140通过所述解码输入接口IRIG-B_in及所述编码输出接口IRIG-B_out与所述FPGA平台170连接。如此，通过光收发器140接收编码数据或发送输出数据。

进一步地，还包括连接在所述光收发器140及所述FPGA平台170之间的缓冲器160，。如此，实现编码数据或输出数据对应的信号的电平转换，以及外部信号的驱动或缓冲。

在其中一个实施例中，所述微控制器110的型号为STM32F207。

在其中一个实施例中，所述FPGA平台170的型号为EP2C8Q208I8。

在其中一个实施例中，所述微控制器110的输出接口包括SPI(SerialPeripheral Interface，串行外设接口)接口。所述微控制器110通过所述SPI接口与所述数模转换器130连接。如此，实现微控制器110与数模转换器130的连接。

在其中一个实施例中，所述微控制器110还包括可变静态存储控制器。所述可变静态存储控制器通过FSMC总线与所述FPGA平台170通信连接。如此，实现微控制器110与FPGA平台170的通信连接。

在其中一个实施例中，所述微控制器110包括模数转换模块ADC，所述数模转换模块ADC的输入端与数模转换器130的输出端连接。模数转换模块ADC用于获取所述数模转换器130的输出电压。所述微控制器110根据所述数模转换器130的输出电压及所述判断结果通过调节所述数模转换器130的电压大小，使得所述恒温晶体振荡器150输出所述相位差小于所述预设阈值的驯服信号。

在其中一个具体实施例中，微控制器110通过FSMC(Flexible Static MemoryController，可变静态存储控制器)总线接收FPGA平台170的比较器的判断结果，通过模数转换模块ADC获取所述数模转换器130的输出电压；微控制器110根据所述判断结果及所述输出电压发送电压调节信号至数模转换器130。数模转换器130根据所述电压调节信号输出电压至恒温晶体振荡器150以对恒温晶体振荡器150输出的脉冲信号进行调节，最终，使得脉冲信号为基本与秒脉冲一致的驯服信号。

如图4所示，本发明还提供一种基站系统，包括射频拉远系统RRU及与所述频拉远系统RRU连接的基带处理系统BBU。所述基带处理系统BBU包括上述的时钟同步设备。

由于该基站系统包括上述的时钟同步设备，因此，该基站系统具备上述时钟同步设备的有益效果。

以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出多个变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种时钟同步设备，其特征在于，包括微控制器、数模转换器、恒温晶体振荡器、比较器及IRIG-B编解码器；所述IRIG-B编解码器包括解码输入接口、解码输出接口、编码输入接口及编码输出接口；

所述数模转换器的输入端与所述微控制器的输出接口连接、输出端与所述恒温晶体振荡器的输入端连接；所述恒温晶体振荡器的输出端与所述比较器的第一输入端、所述编码输入接口连接，所述比较器的第二输入端与所述解码输出接口连接，所述比较器的输出端连接所述微控制器的输入接口。

2.根据权利要求1所述的时钟同步设备，其特征在于，所述比较器及IRIG-B编解码器集成在FPGA平台上；所述FPGA平台与所述微控制器通信连接。

3.根据权利要求2所述的时钟同步设备，其特征在于，还包括卫星接收器；所述FPGA平台还包括UART接口及时钟接口；所述卫星接收器通过所述UART接口及所述时钟接口与所述卫星接收器连接。

4.根据权利要求2所述的时钟同步设备，其特征在于，还包括光收发器，所述光收发器通过所述解码输入接口及所述编码输出接口与所述FPGA平台连接。

5.根据权利要求4所述的时钟同步设备，其特征在于，还包括连接在所述光收发器及所述FPGA平台之间的缓冲器。

6.根据权利要求2所述的时钟同步设备，其特征在于，所述微控制器的型号为STM32F207；所述FPGA平台的型号为EP2C8Q208I8。

7.根据权利要求2所述的时钟同步设备，其特征在于，所述微控制器还包括可变静态存储控制器；所述可变静态存储控制器通过FSMC总线与所述FPGA平台通信连接。

8.根据权利要求1所述的时钟同步设备，其特征在于，所述微控制器的输出接口包括SPI接口；所述微控制器通过所述SPI接口与所述数模转换器连接。

9.根据权利要求1所述的时钟同步设备，其特征在于，所述微控制器包括模数转换模块，所述模数转换模块的输入端与所述数模转换器的输出端连接。

10.一种基站系统，包括射频拉远系统及与所述频拉远系统连接的基带处理系统；所述基带处理系统包括权利要求1-9任意一项所述的时钟同步设备。