CN105931661A - 扰码装置、电子设备及信息处理方法 - Google Patents

Abstract

本发明实施例公开了一种扰码装置、电子设备及信息处理方法，所述扰码装置包括：初始值寄存器；移位寄存器，与所述初始值寄存器连接，能够用于在扰码周期的开始时刻，从所述初始值寄存器读取扰码初始值，通过对所述扰码初始值进行移位寄存处理，提供所述扰码周期所需的扰码。

Description

扰码装置、电子设备及信息处理方法

技术领域

本发明涉及通信领域的扰码技术，尤其涉及一种扰码装置、电子设备及信息处理方法。

背景技术

随着存储技术的发展，存储介质内存储密度不断提升；对固态硬盘(SolidState Disk，SSD)控制器的纠错能力要求越来越高。且为提高信息的安全性等性能，将写入存储介质，例如，闪存Nandflash的数据也增加了随机性的要求。在现有技术中对数据进行随机化处理由扰码装置来完成。扰码装置通常包括加扰器和解扰器；加扰器用于增加数据的随机性，解扰器用于解除数据的随机性，还原原来的数据。

如图1所示，在现有技术中，扰码装置通常位于数据缓冲区域和编解码器之间，主要是为了防止递归式的扰码装置将误码扩散，导致编码和解码的误码率提升的问题。若误码率超过了编码器和解码器的纠错能力的上限，就会导致数据存储和读取的错误率上升。但是这会导致另一个问题是加扰器对数据输入的信息位进行加扰之后，使信息位满足了存储介质存储的随机性，编码器进行编码时，会根据信息位生成校验位，这个生成的校验位就可能不满足存储机制的随机性了。将编码器编码的数据存储到存储介质中，由于存储的数据不能满足存储介质的随机性，可能会导致存储之后发生存储阵列之间的相互干扰，从而导致存储异常或存储出错。

发明内容

有鉴于此，本发明实施例期望提供一种扰码装置、电子设备及信息处理方法，试图解决扰码处理过程中的错误扩散问题。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例第一方面提供一种扰码装置，包括：

初始值寄存器；

移位寄存器，与所述初始值寄存器连接，能够用于在扰码周期的开始时刻，从所述初始值寄存器读取扰码初始值，通过对所述扰码初始值进行移位寄存处理，提供所述扰码周期所需的扰码。

基于上述方案，所述扰码装置包括加扰器；

所述初始值寄存器包括：第一初始值寄存器；

所述移位寄存器包括：第一移位寄存器；

所述第一初始值寄存器与所述第一移位寄存器连接，用于为所述第一移位寄存器提供加扰序列的初始值。

基于上述方案，3、根据权利要求1或2所述的扰码装置，其特征在于，

所述扰码装置包括解扰器；

所述初始值寄存器包括：第二初始值寄存器；

所述移位寄存器包括：第二移位寄存器；

所述第二初始值寄存器与所述第二移位寄存器连接，用于为所述第二移位寄存器提供解扰序列的初始值。

基于上述方案，所述初始值寄存器，具体用于存储根据待处理数据的存储地址确定的所述扰码初始值；其中，所述待处理数据为待加扰数据或待解扰数据。

本发明实施例第二方面提供一种电子设备，包括：

如权利要求1至3任一项所述扰码装置。

基于上述方案，所述电子设备还包括：编码器及存储介质：

所述扰码装置包括：加扰器；

所述编码器，用于待写入数据进行编码，形成已编码数据；

所述加扰器位于所述编码器与所述存储介质之间，用于对所述已编码数据进行加扰形成加扰数据；

所述存储介质，用于存储所述加扰数据。

基于上述方案，所述电子设备还包括：解码器；

所述扰码装置还包括：解扰器；

所述解扰器位于所述解码器和所述存储介质之间，用于将从所述存储介质读取的数据进行解扰，并将已解扰数据输入所述解码器；

所述解码器用于对所述已解扰数据进行解码。

基于上述方案，所述电子设备还包括存储控制器及存储介质；

所述存储控制器，位于所述存储介质和扰码装置之间，用于设置所述扰码装置的扰码初始值；其中，所述扰码初始值为所述扰码装置提供扰码的初始序列。

基于上述方案，所述扰码初始值是根据待处理数据的存储地址确定的；其中，所述待处理数据为待加扰数据或待解扰数据。

本发明实施例第三方面提供一种信息处理方法，包括：

确定扰码周期的扰码初始值；

对所述扰码初始值进行移位寄存处理，形成扰码；

利用所述扰码对所述扰码周期的待处理数据进行扰码处理。

基于上述方案，所述待处理数据包括待加扰数据；

所述确定扰码周期的扰码初始值，包括：

获取所述待处理数据的存储地址；

根据存储地址确定所述扰码初始值。

基于上述方案，所述利用所述扰码对所述扰码周期的待处理数据进行扰码处理，包括：

利用所述扰码对对已编码的所述待加扰数据进行加扰处理，形成加扰数据。

基于上述方案，所述利用所述扰码对所述扰码周期的待处理数据进行扰码处理，包括：

利用所述扰码对所述待解扰的数据进行解扰处理，形成输入解码器的解扰数据。

本发明实施例提供的扰码装置、电子设备及信息处理方法，在扰码装置内设置有形成扰码的初始值寄存器，移位寄存器根据初始值寄存器提供的扰码初始值形成扰码；显然在形成扰码的过程中不再依待扰码处理的数据本身，可以避免因待扰码处理数据的本身的错误导致错误扩散现象。

附图说明

图1为提供的一种电子设备的结构示例图；

图2为本发明实施例提供的第一种扰码装置的结构示意图；

图3为本发明实施例提供的第二种扰码装置的结构示意图；

图4为本发明实施例提供的第三种扰码装置的结构示意图；

图5为本发明实施例提供的第一种电子设备的结构示意图；

图6为本发明实施例提供的第二种电子设备的结构示意图；

图7为本发明实施例提供的第三种电子设备的结构示意图；

图8为本发明实施例提供的第四种电子设备的结构示意图；

图9为本发明实施例提供的第五种电子设备的结构示意图；

图10为本发明实施例提供的一种信息处理方法的流程示意图。

具体实施方式

研究发现，在现有技术中扰码的形成是基于输入扰码装置的数据形成的，若输入数据出现1个比特的错误，扰码装置利用该错误比特将形成W个错误扰码，这里的W等于扰码装置中移位寄存器的移位的位数，通常也称为抽头数。将这个W个错误扰码对输入数据进行加扰或解扰，这样就会导致该比特的错误，在加扰数据中扩散或在解扰数据中扩散，进而导致数据的误码率上升。为了减少因扰码处理导致的误码率上升，在本发明实施例提供的扰码装置中，增设了初始值寄存器，该初始值寄存器将提供形成扰码的扰码初始值，缓解因输入数据错误导致经过扰码处理之后的误码率上升问题。以下结合说明书附图及具体实施例对本发明的技术方案做进一步的详细阐述。

实施例一：

如图2所示，本实施例提供一种扰码装置，包括：

初始值寄存器110；

移位寄存器120，与所述初始值寄存器连接，能够用于在扰码周期的开始时刻，从所述初始值寄存器读取扰码初始值，通过对所述扰码初始值进行移位寄存处理，提供所述扰码周期所需的扰码。

本实施例提供的初始值寄存器110存储有形成所述扰码的扰码初始值。所述移位寄存器120可包括若干个触发器，这些触发器串行或并行连接。在本实施例中素数移位寄存器120可包括若干个D触发器。这些D触发器根据扰码形成的逻辑关系式进行连接。

图1所示的移位寄存器120包括4个D触发器，这4个D触发器首先依次连接，其中第2个D触发器的输出与第4个D触发器的输出经过异或运算之后作为扰码输出。在本实施例中所述移位寄存器120优选为各种形式的线性反馈移位寄存器(Liner Feedback Shift Register，LFSR)。

在本实施例中所述扰码周期为一个所述扰码初始值作用的时间周期，通常一个扰码周期可以等于一个码字的加扰周期。例如，一个码字包括8个比特，利用扰码装置对该码字的8个比特逐一进行扰码处理，假设进行1个比特的扰码处理为一个子周期，则该扰码周期就等于8个子周期。当然一个码字包括的比特数决定与电子设备的处理器位数等，总之，不局限于等于8个比特。

在本实施例中所述扰码可包括用于加扰的加扰序列和用于解扰的解扰序列。本实施例提供的扰码装置，由于形成扰码扰码初始值来自于初始值寄存器110，再利用该扰码装置进行加扰或解扰时，就不用担心由于利用输入数据本身形成的扰码导致的误码率上升的问题。

在具体的实现过程中，所述扰码装置还包括扰码处理电路，该扰码处理电路用于根据所述扰码对输入序列进行扰码处理，具体的如，利用加扰序列对输入序列进行加扰处理，形成加扰数据；利用解扰序列对输入数据进行解扰处理，形成解扰数据。通过加扰能够增加数据的随机性，故加扰数据的随机性程度高。一般情况下，解扰处理是加扰处理的逆过程，通过解扰处理能够还原被加扰的数据。在本实施例中所述扰码处理电路可包括异或电路，这里的异或电路可用于将输入序列和加扰序列进行异或处理。

实施例二：

如图2所示，本实施例提供一种扰码装置，包括：

初始值寄存器110；

移位寄存器120，与所述初始值寄存器连接，能够用于在扰码周期的开始时刻，从所述初始值寄存器读取扰码初始值，通过对所述扰码初始值进行移位寄存处理，提供所述扰码周期所需的扰码。

所述扰码装置包括加扰器；

所述初始值寄存器110包括：第一初始值寄存器；

所述移位寄存器120包括：第一移位寄存器；

所述第一初始值寄存器与所述第一移位寄存器连接，用于为所述第一移位寄存器提供加扰序列的初始值。

在本实施例中所述扰码装置包括加扰器，加扰器用于对数据进行加扰，增加数据的随机性。

在本实施例中，所述初始值寄存器110包括存储有加扰序列的初始值的第一初始值寄存器110。

利用本实施例提供的扰码器进行加扰时，就能很好的避免因输入序列本身的错误，通过加扰后导致的错误扩散现象，能够降低误码率。

图3所示的为本实施例提供的一个加扰器的结构示意图。图3所示的加扰器包括：存储有加扰序列的初始值的第一初始值寄存器111、5个D触发器连接形成的第一移位寄存器121，以及加扰电路131。在图3中所述加扰电路包括异或门电路。所述加扰电路131将输入序列S1与第一移位寄存器121输出的加扰序列进行异或处理，输出加扰后的序列G1。

从图3可知，第一位移寄存器111没有接收输入序列，形成的加扰序列也仅与第一移位寄存器121提供的加扰序列的初始值相关，显然这样的加扰器在进行加扰的过程中，可以避免因输入序列本身的错误比特导致的错误扩散现象。

实施例三：

如图2所示，本实施例提供一种扰码装置，包括：

初始值寄存器110；

移位寄存器120，与所述初始值寄存器连接，能够用于在扰码周期的开始时刻，从所述初始值寄存器读取扰码初始值，通过对所述扰码初始值进行移位寄存处理，提供所述扰码周期所需的扰码。

本实施例提供的所述扰码装置包括：解扰器；

所述初始值寄存器110包括：第二初始值寄存器；

所述移位寄存器120包括：第二移位寄存器；

所述第二初始值寄存器与所述第二移位寄存器连接，用于为所述第二移位寄存器提供解扰序列的初始值。

本实施例中所述扰码装置包括解扰器，所述解扰器为用于解除加扰的器件。在本实施例中所述初始值寄存器110包括第二初始值寄存器，该第二初始值寄存器存储的是解扰序列的初始值。所述第二位移寄存器通过解扰序列的初始值的位移寄存处理，能够形成解扰输入数据的解扰序列。

图4所示的为本实施例提供的一个解扰器的结构示意图，包括：一个第二初始值寄存器121、由5个D触发器连接形成的第二移位寄存器122以及解扰电路132。在本实施例中所述解扰电路123也包括一个异或门电路。从图4的图示可知，显然第二移位寄存器122不接收输入序列，仅从第二移位寄存器接收所述解扰序列的初始值，通过移位寄存处理形成用于解扰的解扰序列。所述解扰电路132，将解扰序列和输入序列G2进行异或运算，得到解扰后还原的输出序列S2。

当然本实施例所述的扰码装置也可以为在实施二基础上的进一步改进，所述扰码装置还可包括加扰器。所述加扰器的结构可参见实施例二。

实施例四：

如图2所示，本实施例提供一种扰码装置，包括：

初始值寄存器110；

移位寄存器120，与所述初始值寄存器连接，能够用于在扰码周期的开始时刻，从所述初始值寄存器读取扰码初始值，通过对所述扰码初始值进行移位寄存处理，提供所述扰码周期所需的扰码。

所述初始值寄存器110，具体用于存储根据待处理数据的存储地址确定的所述扰码初始值；其中，所述待处理数据为待加扰数据或待解扰数据。

所述初始值寄存器110，可以直接存储待处理数据的存储地址的二进制序列，将存储地址的整个二进制序列均作为所述扰码初始值；也可以仅存储所述存储地址的二进制序列中的部分比特，作为所述扰码初始值。例如，数据A的存储地址为二进制序列00110101，在具体实现时，就可以将所述二进制序列00110101作为所述扰码初始值，也可以将二进制序列00110101的部分比特作为所述扰码初始值，例如选取该00110101中的连续分布的4个比特作为所述扰码初始值，例如，选取前4个比特“0011”作为扰码初始值、或后4个比特“0101”作为所述扰码初始值。优选为选取存储地址中低N个连续分布的比特作为所述扰码初始值。但是在具体的实现过程中，不局限于选取连续分布的比特，也可以是按照预设函数关系，从存储地址对应的二进制序列中抽取非连续分布的比特组成所述扰码初始值。例如，间隔选取00110101中的4个比特“0100”作为所述扰码初始值。总之，本实施例中所述扰码初始值可为根据所述存储地址确定的，是与所述存储地址满足一定的预设关系。

再比如，待处理数据在存储介质中的物理地址为0011，则将该物理地址0011作为扰码初始值存储在初始值寄存器110中，移位寄存器120通过移位寄存处理，将形成用于加扰的扰码序列或用于解扰的解扰序列。

在本实施例中将存储待处理数据的存储地址作为扰码初始值，则处理器在读取数据时，所述移位寄存器120接收到所述处理器发送的存储地址，在进行加扰或解扰时直接利用所述扰码初始值生成扰码；这样方便加扰器和解扰器能够简便的确定出加扰序列和解扰序列。值得注意的是：所述扰码初始值在具体实现时，不局限于根据存储地址来确定。所述扰码初始值也可以为预先确定的；在进行加扰时记录加扰时间，并将加扰时间和加扰数据写入存储介质；再从存储介质读取数据时，解扰器根据所述加扰时间查找到对应的扰码初始值，形成解扰序列，进行解扰。这样也不会因为待处理数据本身的错误导致错误扩散现象。

实施例五：

本实施例提供一种电子设备，包括：如实施例一至实施例四提供的所述扰码装置。本实施例提供的电子设备，由于采用上述实施例提供的任意一个扰码装置，能够避免错误比特在扰码处理之后导致的扩散现象，能够因加扰或解扰产生误码。

实施例六：

如图5所示，本实施例提供一种电子设备，包括：如实施例一至实施例四提供的所述扰码装置210。所述电子设备还包括：编码器221及存储介质230：

所述扰码装置210包括：加扰器211；

所述编码器221，用于待写入数据进行编码，形成已编码数据；

所述加扰器211位于所述编码器221与所述存储介质230之间，用于对所述已编码数据进行加扰，形成加扰数据；

所述存储介质230，用于存储所述加扰数据。

本实施例提供的电子设备，将所述加扰器211设置在编码器221和存储控制器240之间；所述加扰器211位于所述编码器221与存储介质控制器230之间；加扰器211是已编码数据进行加扰，显然是对所有需要存储到存储介质230中的所有数据进行加扰，通过加扰后会使得所有数据都满足存储介质230的存储随机性，从而能够减少因存储到存储介质中的数据不满足存储随机性导致的存储异常或存储错误的现象。

如图6所示，所述电子设备还可包括：

存储控制器240，通常所述存储控制器240位于所述扰码装置210和所述存储介质230之间，在本实施例中所述存储控制器240具体可位于所述扰码器211与所述存储介质230之间，能够接收所述扰码器211输出的加扰数据，并将所述加扰数据写入所述存储介质230内。本实施例中所述电子设备通过存储控制器240的设置，能够控制写入存储介质230中的数据，所述存储控制器240将扰码数据按照预设存储地址写入到所述存储介质中。在本实施例中所述存储介质可包括非易失性闪存Nandflash。

实施例七：

如图5所示，本实施例提供一种电子设备，包括：如实施例一至实施例四提供的所述扰码装置210。所述电子设备还包括：编码器221及存储介质230：

所述扰码装置210包括：加扰器211；

所述编码器221，用于待写入数据进行编码，形成已编码数据；

所述加扰器211位于所述编码器221与所述存储介质230之间，用于对所述已编码数据进行加扰，形成加扰数据；

所述存储介质230，用于存储所述加扰数据。

如图7所示，所述电子设备还包括：解码器222；

所述扰码装置210还包括：解扰器212；

所述解扰器212位于所述解码器222和所述存储介质230之间，用于将从所述存储介质230读取的数据进行解扰，并将已解扰数据输入所述解码器222；

所述解码器222用于对所述已解扰数据进行解码。

在本实施例中所述电子设备还包括解码器222和存储介质230。所述解码器222可为对数据解码处理的处理器或处理电路。所述扰码装置210还包括解扰器212；所述解扰器210能够用于对加扰数据解扰，还原被加扰的数据。通常解扰是加扰的逆过程，在本实施例中与前一实施例对应的，将解扰器212设置在解码器222和存储介质230之间，实现解扰。

如图8所示，在本实施例中同样的还可以在所述存储介质230和所述解扰器222之间设置存储控制器240，存储控制器240一方面可以作为解扰器222和存储介质230之间的数据传输中转节点，同时还可以控制所述存储介质230的数据写入和读出，例如，所述存储控制器240能够用于将加扰数据按照预设存储地址写入存储介质230，同时也可以根据存储地址从存储介质230中读取出对应的存储数据。存储控制器230的设置能够更好的更有效率的管理和控制存储介质230的数据写入、读取以及存储。

实施例八：

本实施例提供一种电子设备，包括：如实施例一至实施例四提供的所述扰码装置。所述电子设备还包括存储控制器及存储介质；所述存储控制器，位于所述存储介质和扰码装置之间，用于设置所述扰码装置的扰码初始值；其中，所述扰码初始值为所述扰码装置提供扰码的初始序列。

本实施例中所述存储介质可为非易失性闪存。所述扰码装置可包括前述实施例提供的任意一种扰码装置，该扰码装置可包括前述的加扰器和解扰器等结构。本实施例所述电子设备还包括存储控制，所述存储控制器位于存储介质和扰码装置之间，用于设置扰码装置的扰码初始值，该扰码初始值可如前述实施例所述的能够用于产生扰码。这里的扰码可包括前述的加扰序列或解扰序列。

作为本实施例的进一步改进，所述扰码初始值是根据待处理数据的存储地址确定的；其中，所述待处理数据为待加扰数据或待解扰数据。这里的待处理数据可包括待进行加扰的数据，也可以包括待进行解扰的数据，在本实施例中所述存储控制器，在读取数据时会将读取数据的存储地址写入所述扰码装置的初始值寄存器，再由移位寄存器通过对所述扰码初始值的处理，形成扰码处理的加扰序列或解扰序列。

以下结合上述实施例提供的电子设备，提供一个具体示例：

如图9所示，本示例提供一种电子设备，包括：

缓存区250，用于缓存待输入到编码器221中的待解码数据或从解码器222接收的已解码数据。

编码器221，与所述缓存250相连，用于从所述缓存区250接收待编码数据并编码，编码后的数据包括信息位和校验位。

加扰器211，与所述编码器221的输出端连接，用于从所述编码器221接收已编码数据，对该已编码数据进行加扰。在加扰的过程中，加扰序列是基于加扰器221内部的初始值寄存器内的扰码初始值形成的，与编码器221输入到扰码器211中的数据无关；在本示例中所述扰码初始值优选为待加扰数据存储到存储介质230中的存储地址。

存储控制器240，与加扰器211连接，接收加扰器211输出的加扰数据，将该加扰数据写入存储介质230。

解扰器212，与存储介质240连接，接收存储介质240从存储介质230中读取的待解扰数据，并对待解扰数据解扰，将解扰之后的数据输入到解码器222。解扰器212的过程中，解扰序列的形成是基于解扰器212内扰码初始值形成的，该扰码初始值可选为待解扰数据存储在存储介质230中时的存储地址。

解码器222，与解扰器212的输出端连接，接收解扰器212形成的已解扰数据进行解码，并将已解码数据输入到缓存区250中缓存。

存储介质230，与存储控制器240连接，用于存储数据，通常可为闪存等非易失性存储介质。

实施例九：

如图10所示，本实施例还提供一种信息处理方法，包括：

步骤S110：确定扰码周期的扰码初始值；

步骤S120：对所述扰码初始值进行移位寄存处理，形成扰码；

步骤S130：利用所述扰码对所述扰码周期的待处理数据进行扰码处理。

本实施例提供的信息处理方法，在将数据写入到存储介质中时或从存储介质中读取数据时，首先需要通过步骤S110确定该扰码周期的扰码初始值。在本实施例中通常一个所述扰码周期可等于一个码字被加扰或被解扰的脉冲个数或子周期数。在本实施例中首先确定扰码周期的扰码初始值，在步骤S120中将对扰码初始值进行移位寄存处理，形成扰码。本实施例中所述的扰码可包括用于加扰的加扰序列和用于解扰的解扰序列。从步骤S110和步骤S120来看在本实施例中所述扰码的生成与输入的待处理数据本身无关，这样就不因为待处理数据本身的错误比特，因加扰或解扰产生错误扩散的现象，能够降低误码率。在步骤S130中利用步骤S120中形成的扰码对该扰码追的待处理数据进行扰码处理。当然这里的扰码处理可为加扰处理或解扰处理。在步骤S130中可为：对所述待处理数据进行逐比特进行扰码处理，例如逐一将扰码的1比特和待处理数据中的1比特进行异或处理等，实现对待处理数据中逐比特的扰码处理，提升数据的随机性或去随机性还原数据。

总之本实施例所述的信息处理方法，同步步骤S110和步骤S120的实现，避免依据待处理数据本身来形成扰码，可以减少待处理数据本身因扰码处理导致的错误扩散现象，降低扰码处理导致的误码率。

实施例十：

如图10所示，本实施例还提供一种信息处理方法，包括：

步骤S110：确定扰码周期的扰码初始值；

步骤S120：对所述扰码初始值进行移位寄存处理，形成扰码；

步骤S130：利用所述扰码对所述扰码周期的待处理数据进行扰码处理。

所述待处理数据包括待加扰数据；

所述步骤S110包括：

获取所述待处理数据的存储地址；

根据存储地址确定所述扰码初始值。

在本实施例中获取待处理数据的存储地址，将存储地址作为扰码初始值。在本实施例待处理数据可包括待加扰数据和待解扰数据。所述待加扰数据的存储地址可为预将写入存储介质的物理地址；所述待解扰数据的存储地址为待解扰数据存储在存储介质中的物理地址。在本实施例中将所述存储地址作为所述扰码初始值可可包括将所述存储地址作为部分比特作为所述扰码初始值或全部比特作为所述扰码初始值，优选为将所述存储地址的全部比特作为所述扰码初始值，这样在进行数据的扰码处理时，就可以简便的确定出所述待处理数据的扰码初始值，且由于存储地址的唯一性，可以很好的实现扰码装置中加扰器和解扰器的扰码初始值的同步，简化了扰码初始值的确定。

值得注意的是：如前述实施例提到的，所述初始扰码值不局限于是根据存储地址确定的，也还可是其他方式确定的。例如，预先生成有数据池，在该数据池内存储有多个扰码初始值；扰码装置的加扰器依次从数据池中读取扰码初始值，每一个扰码初始值的使用次数是有限的，若一个扰码初始值的使用的次数达到预定次数，就选择一个扰码初始值进行加扰处理。在进行加扰的过程中会生成扰码初始值的使用记录，记录有该扰码初始值的使用时间。在完成数据加扰之后会将加扰时间和加扰数据一同写入存储介质。解扰器在解扰该数据时，首先根据加扰时间，查找所述使用记录，确定扰码初始值。显然本实施例提供了另一种与存储地址无关的扰码初始值的确定方法，当然实现方法还有多种，不局限于上述任意一种。

实施例十一：

如图10所示，本实施例还提供一种信息处理方法，包括：

步骤S110：确定扰码周期的扰码初始值；

步骤S120：对所述扰码初始值进行移位寄存处理，形成扰码；

步骤S130：利用所述扰码对所述扰码周期的待处理数据进行扰码处理。

所述步骤S130可包括：利用所述扰码对对已编码的所述待加扰数据进行加扰处理，形成加扰数据。

在本实施例中所述扰码处理首先包括加扰处理，所述待处理数据包可待加扰数据；且加扰处理是对已编码的所述待加扰数据进行加扰。已编码的待加扰数据显然包括信息位和校验位，这样的话，在加扰的过程中同时对信息位和校验位都进行加扰，相对于现有技术能够避免仅对信息位加扰导致的校验位不能满足存储随机性，进而导致的存储异常和存储错误的现象。

与此同时，由于本实施例的步骤S110至步骤S120的执行形成的扰码，与待处理数据本身的数据内容并没有关系，故待处理数据内容本身的错误，进入扰码使得通过加扰处理，导致错误扩散的现象。

实施例十二：

如图10所示，本实施例还提供一种信息处理方法，包括：

步骤S110：确定扰码周期的扰码初始值；

步骤S120：对所述扰码初始值进行移位寄存处理，形成扰码；

步骤S130：利用所述扰码对所述扰码周期的待处理数据进行扰码处理。

所述步骤S130可包括：利用所述扰码对对已编码的所述待加扰数据进行加扰处理，形成加扰数据。所述步骤S130还可包括：利用所述扰码对所述待解扰的数据进行解扰处理，形成输入解码器的解扰数据。

本实施例可为前述任意方法实施例基础上的进一步改进，在本实施例中所述步骤S130中将进行解扰处理。所述解扰处理为所述扰码处理的一种。所述待处理数据包括待解扰数据。在本实施例中直接利用扰码序对待解扰数据进行解扰，将解扰后的数据将输入解码器中进行解码。显然，本实施例所述解码是前述实施例中加扰的逆过程，同样的具有存储错误率低及扰码处理产生的误码率低的特点。

在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。

另外，在本发明各实施例中的各功能单元可以全部集成在一个处理模块中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动电子设备、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种扰码装置，其特征在于，包括：

初始值寄存器；

移位寄存器，与所述初始值寄存器连接，能够用于在扰码周期的开始时刻，从所述初始值寄存器读取扰码初始值，通过对所述扰码初始值进行移位寄存处理，提供所述扰码周期所需的扰码。

2.根据权利要求1所述的扰码装置，其特征在于，

所述扰码装置包括加扰器；

所述初始值寄存器包括：第一初始值寄存器；

所述移位寄存器包括：第一移位寄存器；

所述第一初始值寄存器与所述第一移位寄存器连接，用于为所述第一移位寄存器提供加扰序列的初始值。

3.根据权利要求1或2所述的扰码装置，其特征在于，

所述扰码装置包括解扰器；

所述初始值寄存器包括：第二初始值寄存器；

所述移位寄存器包括：第二移位寄存器；

所述第二初始值寄存器与所述第二移位寄存器连接，用于为所述第二移位寄存器提供解扰序列的初始值。

4.根据权利要求1所述的扰码装置，其特征在于，

所述初始值寄存器，具体用于存储根据待处理数据的存储地址确定的所述扰码初始值；其中，所述待处理数据为待加扰数据或待解扰数据。

5.一种电子设备，其特征在于，包括：

如权利要求1至3任一项所述扰码装置。

6.根据权利要求5所述的设备，其特征在于，

所述电子设备还包括：编码器及存储介质：

所述扰码装置包括：加扰器；

所述编码器，用于待写入数据进行编码，形成已编码数据；

所述加扰器位于所述编码器与所述存储介质之间，用于对所述已编码数据进行加扰形成加扰数据；

所述存储介质，用于存储所述加扰数据。

7.根据权利要求6所述的设备，其特征在于，

所述电子设备还包括：解码器；

所述扰码装置还包括：解扰器；

所述解扰器位于所述解码器和所述存储介质之间，用于将从所述存储介质读取的数据进行解扰，并将已解扰数据输入所述解码器；

所述解码器用于对所述已解扰数据进行解码。

8.根据权利要求5所述的设备，其特征在于，

所述电子设备还包括存储控制器及存储介质；

所述存储控制器，位于所述存储介质和扰码装置之间，用于设置所述扰码装置的扰码初始值；其中，所述扰码初始值为所述扰码装置提供扰码的初始序列。

9.根据权利要求5至8任一项所述的设备，其特征在于，

所述扰码初始值是根据待处理数据的存储地址确定的；其中，所述待处理数据为待加扰数据或待解扰数据。

10.一种信息处理方法，其特征在于，包括：

确定扰码周期的扰码初始值；

对所述扰码初始值进行移位寄存处理，形成扰码；

利用所述扰码对所述扰码周期的待处理数据进行扰码处理。

11.根据权利要求10所述的方法，其特征在于，

所述确定扰码周期的扰码初始值，包括：

获取所述待处理数据的存储地址；

根据存储地址确定所述扰码初始值。

12.根据权利要求10或11所述的方法，其特征在于，

所述利用所述扰码对所述扰码周期的待处理数据进行扰码处理，包括：

利用所述扰码对对已编码的所述待加扰数据进行加扰处理，形成加扰数据。

13.根据权利要求12所述的方法，其特征在于，

所述利用所述扰码对所述扰码周期的待处理数据进行扰码处理，包括：

利用所述扰码对所述待解扰的数据进行解扰处理，形成输入解码器的解扰数据。